基于VHDL的数字时钟设计.docx
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基于VHDL的数字时钟设计
基于VHDL的数字时钟设计
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2系统总体方案设计
设计一个基于VHDL的数字时钟,我采用自顶向下分模块的设计。
底层为实现个弄能的模块,各模块由vhdl语言编程实现:
顶层采用原理图形式调用。
其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块共7个模块。
设计框图如下:
图2.1数字时钟设计框图
由图2.1可以清晰的看到数字钟系统设计中各功能模块间连接关系。
系统时钟50MHZ经过分频后产生1秒的时钟信号,1秒的时钟信号作为秒计数模块的输入信号,秒计数模块产生的进位信号作为分计数模块的输入信号,分计数模块的进位信号作为时计数模块的输入信号。
秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。
由于设计中要使用按键进行调节时间,而按键的动作过程中存在产生得脉冲的不稳定问题,所以就牵扯到按键去抖动的问题,对此系统中设置了按键去抖动模块,按键去抖动模块产生稳定的脉冲信号送入按键控制模块,按键控制模块根据按键的动作对秒、分、时进行调节。
3VHDL模块电路设计
3.1模块实现
由数字钟的顶层设计原理图可知:
系统的外部输入即为系统的时钟信号CLK=50MHZ,系统的外部输出有蜂鸣器信号buzzer,LED显示信号LED[3..1]和shan(与按键去抖动模块的o3相连),数码管显示信号xianshi[7..0],数码管位选信号xuanze[7..0]。
下面将对内部功能模块进行详细说明,(本设计共包含5个模块):
3.1.1分频模块pinlv
对系统的时钟50MHZ进行分频,设置不同长度的计数值,当系统时钟clk有变化时计数器开始计数,当计数到某个值时输出一个信号,计数值不同输出信号的周期也就不同,从而实现了对系统时钟进行不同的分频,产生不同频率的信号。
由VHDL语言生成的模块图和程序说明如下:
图3.1分频模块
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitypinlvis
port(clk:
instd_logic;--系统时钟输入端口
clk2ms:
outstd_logic;
clk500ms:
outstd_logic;
clk1s:
outstd_logic);--各频率信号的输出端口
end;
architecturebehofpinlvis
begin
p1:
process(clk);--进程p1
variablecount1:
integerrange0to49999999;
begin
if(clk'eventandclk='1')thencount1:
=count1+1;--在clk的上升沿计数
ifcount1<=24999999thenclk1s<='0';
elsifcount1<=49999999thenclk1s<='1';
elsecount1:
=0;--产生周期为1s的时钟信号
clk500ms<='0';
elsifcount3<=24999999thenclk500ms<='1';
elsecount3:
=0;--产生周期为500ms的时钟信号
endif;
endif;
endprocessp1;--结束进程p1
p2:
process(clk);--进程p2
variablecount2:
integerrange0to99999;
begin
if(clk'eventandclk='1')thencount2:
=count2+1;--在clk上升沿计数
ifcount2<=49999thenclk2ms<='0';
elsifcount2<=99999thenclk2ms<='1';--产生周期为2ms的扫描信号
endif;
endif;
endprocessp2;--结束进程p2
p3:
process(clk);--进程p3
variablecount3:
integerrange0to24999999;
begin
if(clk'eventandclk='1')thencount3:
=count3+1;--在clk上升沿计数
ifcount3<=12499999then
endif;
endif;
endprocessp3;
endbeh;
3.1.2按键去抖动模块qudou
本设计用到FPGA开发板上的四个按键,由于按键有反应时间、抖动的问题,可能当按键被按一次时而系统感应到几次,造成误差。
所以应该进行按键消抖的处理,让每按一次键系统只感应到一次按键。
可以采用软件延时,触发反相器等方式进行消除抖动,本设计中采用软件延时的方式。
由VHDL语言生成的模块图和程序说明如下:
图3.2按键去抖动模块
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityqudouis
port(clk,k1,k2,k3,k4:
instd_logic;
o1,o2,o3,o4:
outstd_logic);--设置按键输入信号输出端口
end;
architecturebehofqudouis
begin
process(clk,k1,k2,k3,k4)
variablecant1:
integer;
variablecant2:
integer;
variablecant3:
integer;
variablecant4:
integer;
begin
ifclk'eventandclk='1'then
ifk1='1'thencant1:
=0;
endif;--设置计数初值
ifk2='1'thencant2:
=0;
endif;--设置计数初值
ifk3='1'thencant3:
=0;--设置计数初值
endif;
ifk4='1'thencant4:
=0;
endif;--设置计数初值
ifcant1>2499999theno1<='0';
elseo1<='1';--延时0.5s
endif;
ifcant2>2499999theno2<='0';
elseo2<='1';--延时0.5s
endif;
ifcant3>2499999theno3<='0';
elseo3<='1';--延时0.5s
endif;
ifcant4>2499999theno4<='0';
elseo4<='1';--延时0.5s
endif;
cant1:
=cant1+1;--加一计数
cant2:
=cant2+1;--加一计数
cant3:
=cant3+1;--加一计数
cant4:
=cant4+1;--加一计数
endif;
endprocess;
endbeh;
3.1.3按键控制模块self1
本设计中使用了两个按键进行对时钟的暂停和调秒操作,当ok2按下时时钟暂停,再按ok3则进行秒个位的加一计数,每按一次进行加一处理。
当调节好时间后,在按ok2键重新开始计数。
由VHDL语言生成的模块图和程序说明如下:
图3.3按键控制模块
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityself1is
port(
c:
instd_logic;
ok2:
instd_logic;
ok3:
instd_logic;
ck:
outstd_logic);
end;--设置端口
architecturebeaofself1is
signalm:
std_logic;
signalt:
std_logic;
begin
p1:
process(ok2,ok3,c);--ok2和ok3触发进程
begin
ifok2'eventandok2='0'thenm<=notm;--由ok2的动作产生m的电平信号
endif;
ifm='1'thenck<=not(ok3);--把按键ok3的脉冲信号给输出
elseck<=c;--否则把正常计数时钟给输出
endif;
endprocessp1;--结束进程
endbea;
3.1.4秒、分六十进制模块cantsixty
本设中秒、分的六十进制是由个位的十进制和十位的六进制进行组合实现的。
当个位记到9时自动向高位进一,同时个位自动清零。
当十位记到5并且个位记到9时,自动产生一个进位脉冲,同时个位和十位分别从零开始重新计数。
由VHDL语言生成的模块图和程序说明如下:
图3.4六十进制模块
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycantsixtyis
port(clk:
instd_logic;
reset:
instd_logic;
out1:
outstd_logic_vector(3downto0);
out2:
outstd_logic_vector(3downto0);
c:
outstd_logic);
end;
architecturebehofcantsixtyis
signalss1,ss2:
std_logic_vector(3downto0);
begin
p1:
process(clk,reset)
begin
if(reset='0')thenss1<="0000";ss2<="0000";
elsif(clk'eventandclk='1')then
ifss1="1001"andss2="0101"thenc<='1';--当计数到59时产生进位信号
elsec<='0';--否则不产生
endif;
ifss1="1001"thenss1<="0000";
ifss2="0101"thenss2<="0000";
elsess2<=ss2+1;
endif;
elsess1<=ss1+1;--计数过程
endif;
endif;
endprocessp1;--结束进程
out1<=ss1;out2<=ss2;--把信号送输出
endbeh;
3.1.5时计数模块hourtwenty
时计数模块是二十四进制相对复杂一点,因为当十位0或着1时个位需要记到9并产生进位信号,当十位是2时,个位记到3时,就全部从零开始重新计数。
即是在十位为不同值时个位两种计数过程。
由VHDL语言生成的模块图和程序说明如下:
图3.5时计数模块
3.1.6秒、分、时组合后的模块
把设计的秒、分、时模块连接起来,再通过仿真验证,各模块间的进位是否正确
连接后的原理图如下
图3.6秒、分、时组合后原理图
3.1.7数码管显示模块
本模块中包含数码管的段选和位选设计,Led灯循环设计,以及整点报时