数电数字钟实验报告.docx
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数电数字钟实验报告
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数电数字钟实验报告
篇一：
数电课程实验报告——数字钟的设计
《数字电子技术》课程设
设计题目：
班级学号：
学生姓名：
指导教师：
时间：
计报告
数字钟的设计20XX年12月27日～20XX年1月2日
《数字电子技术》课程设计任务书
一、设计题目：
数字钟的设计二、设计任务与要求：
1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。
其中时为24进制，分秒为60进制。
2.其他功能扩展：
（1）设计一个电路实现时分秒校准功能。
（2）闹钟功能，可按设定的时间闹时。
（3）设计一个电路实现整点报时功能等。
三、设计内容与步骤：
1.查阅相关资料；
2.完成设计方案；
3.芯片选定及各单元功能电路分析；4.画出整体电路原理图（实验）；5.完成设计报告。
四、设计计划与进度安排：
1.查阅相关资料（12月24-26日）；
2.完成设计方案及单元电路（12月27-29日）；
3.完成整体电路原理图（实验）并完成设计报告（12月30-1月2日）；五、设计材料与成果要求：
完成整体电路设计，提交设计报告。
六、设计考核要求：
课程成绩分优秀、良好、中等、及格、不及格。
由设计报告结合实验考核。
七、设计参考书目：
1.《eDA与数字系统设计》李国丽编，机械工业出版社，20XX年3月2.《电子技术实践及仿真》孙丽霞编，高等教育出版社，20XX年1月
3.《电子技术基础实验及课程设计》刘稿等编，机械工业出版社，20XX年02月4.《电子技术实验与课程设计》彭介华编，高等教育出版社，1997年10月5.《数字电子技术》童诗白编著高等教育出版社20XX年
数字钟的设计
摘要：
设计简述数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用数字电子钟，从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
此次设计数字电子钟是为了了解数字电子钟的原理，从而学会制作数字电子钟。
而且通过数字电子钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。
且由于数字电子钟电路包括组合逻辑电路和时序电路。
通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
数字电子钟有下几部分组成：
石英晶体振荡器、分频器、秒脉冲发生器、校正电路、60进制的秒、分计时器和24进制计时计数器以及秒、分、时的译码显示部分等。
关键词：
数字电路电子钟数字钟数字电子钟的课程设计数字计时器设计组合逻辑芯片
目录
1.设计任务及要求……………………………………………………………………………..5
2.设计方案………………………………………………………………………….…………5
3.芯片选定及各单元功能电路说明………………………………………………..…………5
4.整体电路原理图及实验…………………………………………………………...………11
5.设计体会及改进意见……………………………………………………………………….12
6．参考资料……………………………………………………………………………………13
一、设计任务与要求：
1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。
其中时为24进制，分秒为60进制。
2.其他功能扩展：
（1）设计一个电路实现时分秒校准功能。
（2）闹钟功能，可按设定的时间闹时。
（3）设计一个电路实现整点报时功能等。
在59分51秒、53秒、55秒、57秒输出750hz音频信号，在59分59秒时输出1000hz信号，音频持续1s，在1000hz荧屏结束时刻为整点。
二、设计方案：
数字电子钟由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。
振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。
秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。
计数器的输出分别经译码器送显示器显示。
计时出现误差时,可以用校时电路校时、校分。
三、芯片选定及各单元功能电路说明：
实验器材及主要器件
（1）cc45116片
（2）74Ls905片（3）74Ls922片（4）74Ls1911片（5）74Ls005片（6）74Ls043片（7）74Ls741片（8）74Ls2o2片（9）555集成芯片1片（10）共阴七段显示器6片（11）电阻、电容、导线等若干①振荡器
篇二：
数电课程设计报告完整版——数字钟
数字电子钟设计
摘要
所谓数字钟，是指利用电子电路构成的计时器。
相对机械钟而言，数字钟能达到准确计时，并显示小时、分、秒，同时能对该钟进行调整。
在此基础上，还能够实现整点报时，定时报闹等功能。
设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。
本文针对简易数字钟的设计要求，提出了两种整体设计方案，在比较两个方案的优缺点后，选择了其中较优的一个方案，进行由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。
详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计，最后将设计好的模块组合调试，并最终在protues下仿真通过。
关键词：
数字电子钟校时报时子系统
1前言
由于现代社会的数字电子技术高速发展，电子钟应运而生，又由于电子技术的不断改进，采用中规模的逻辑器件可以使电子钟的体积变得很少，实用更加方便，应用更加广泛。
作为电气工程及其自动化专业的学生，我们都应该能够运用学到的数电和抹点知识，去解决和分析一些逻辑电路的问题，继而学会设计具有一定逻辑功能的逻辑器件，这次电子工艺实习给我们一个能力全面提升的契机。
我们设计的电子钟，严格按照设计要求，具有整点报时，调时，调分等功能，而且增加了停止计时，秒信号灯等功能。
特别是，我们的调时调分开关，都加上了消抖电路，使用了硬件消抖的方法消抖，这些都是我们组，区别于其他组的地方。
2设计任务
2.1设计思路
能按时钟功能进行小时、分钟、秒计时，能调时调分，能整点报时，使用3个2位数码管显示。
总体设计
本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。
该方案的优点是模块内部简单，基本不需要额外的电路，该方案结构简单，模块间关系较明确，模块外不需使用较多门电路，但不利于功能扩充。
2.2设计方案
2.2.1设计方案一、采用同步电路，总线结构
时钟信号分别加到各个模块，各个模块功能相对独立，框图如下：
控制总线
设计方案1
2.2.2设计方案二、采用异步电路，数据选择器
将时钟
信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时模块，切换的时候使用2选1数据选择器进行切换，电路框图如下：
该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，但设计难度大，门电路数量也比较多。
综上所述，本次设计采用方案一。
秒计数和分计数为60进制，时计数为24进制，为了简化设计，秒和分计数采用同一单元。
控制模块实现调整时分，现对本方案中的各个主要功能模块的接口定义如下：
1.60进制模块（电路图中模块名称为60count，下同。
）
实现同步60进制计数，可调整
2.24进制模块（24count）
实现同步24进制计数，可调整
3.闹钟模块（60clock，24clock）
实现可与时钟比较，并输出闹铃信号，可调整
至此，本阶段就结束了。
在上面的接口定义中，也可以发现，各个模块紧密联系，电路比较简单，较易实现
篇三：
西安交大数电数字钟实验报告
西安交通大学数字电子技术实验报告数字钟设计
姓名：
**
学院：
**学院
班级：
**22
学号：
212******5
一、实验名称
基于VeriloghDL设计的多功能数字钟
二、试验任务及要求
实验要求以VeriloghDL语言为手段，设计多功能数字钟。
多功能数字钟应该具有的功能有：
显示时—分—秒、整点报时、小时和分钟可调等基本功能。
整个钟表的工作应该是在1hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。
在实验中为了显示与编写方便，该设计采用一个位24位二进制码[23:
0]cnt记录时间，每四位记录一个数，从高到低分别为时针十位、时针个位、分针十位、分针个位、秒针十位、秒针个位。
实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1hz时钟信号，但是扫描需要一个比较高频率的信号，因此为了得到准确的1hz信号，必须对输入的系统时钟50mhz进行分频。
关于调整时间功能，该设计采用四个按钮调整对应位的数值，从而调整时间。
三、实验条件
该实验以VeriloghDL语言为手段，以xilinxIseDesignsuite13.4_1软件实现源程序的综合与仿真，并用bAsYs2开发板作为目标器件。
四、设计过程
1.列写多功能数字钟设计--层次结构图
2.拟定数字钟的组成框图，在xilinxIseDesignsuite13.4_1软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路；
3.设计各单元电路并进行仿真；
4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合；
5.下载到basys2实验平台上，实际测试数字钟的逻辑功能。
五、Verilog代码
moduleclock（inputclk,
inputen,
inputkey1,
inputkey2,
inputkey3,
inputkey4,
outputsec,
outputwire[7:
0]seg,
outputwire[3:
0]digit
）;
wire[3:
0]num0,mum1,num2,num3;
dispu0（clk,num0,mum1,num2,num3,seg,digit）;
clk_genu1（clk,en,key1,key2,key3,key4,sec,num0,mum1,num2,num3）;
endmodule
////////////////////////////////////
moduledisp（inputclk,
input[3:
0]num0,
input[3:
0]num1,
input[3:
0]num2,
input[3:
0]num3,
outputreg[7:
0]sm_seg,
outputreg[3:
0]an
）;
reg[1:
0]s;
reg[3:
0]digit;
reg[16:
0]clkdiv;
always@（*）
begin
an=4b1111;
s an[s]=0;
case（s）
0:
digit 1:
digit 2:
digit 3:
digit default:
digit endcase
case（digit）
4h0:
sm_seg=8hc0;//"0"4h1:
sm_seg=8hf9;//"1"4h2:
sm_seg=8ha4;//"2"4h3:
sm_seg=8hb0;//"3"4h4:
sm_seg=8h99;//"4"4h5:
sm_seg=8h92;//"5"4h6:
sm_seg=8h82;//"6"4h7:
sm_seg=8hf8;//"7"4h8:
sm_seg=8h80;//"8"4h9:
sm_seg=8h90;//"9"default:
sm_seg=8hff;//"x"endcase
end
always@（posedgeclk）
clkdiv endmodule
///////////////////////////////////////////moduleclk_gen（inputclk,
inputen,
inputbt0,
inputbt1,
inputbt2,
inputbt3,
outputregsec,
output[3:
0]num0,output[3:
0]num1,output[3:
0]num2,output[3:
0]num3）;
reg[25:
0]ctr;
reg[3:
0]mytime[3:
0];
reg[7:
0]s;
assignnum0=mytime[0];
assignnum1=mytime[1];
assignnum2=mytime[2];
assignnum3=mytime[3];
always@（posedgeclk）
begin
ctr if（ctr==25000000-1）
begin
ctr sec end
end
//wiresen;
//assignsen=（sec）|（bt0）|（bt1）|（bt2）|（bt3）;
always@（negedgesec）
if（!
en）
begin
if（bt0）
begin
mytime[0] if（mytime[0]==9）mytime[0] elseif（bt1）
begin
mytime[1] if（mytime[1]==5）mytime[1] elseif（bt2）
begin
mytime[2] if（mytime[2]==9）mytime[2] elseif（bt3）
begin
mytime[3] if（mytime[3]==2）mytime[3] end
else
begin
s if（s==59）
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