最新微电子学概论复习题及答案详细版资料.docx

最新微电子学概论复习题及答案详细版资料.docx

《最新微电子学概论复习题及答案详细版资料.docx》由会员分享，可在线阅读，更多相关《最新微电子学概论复习题及答案详细版资料.docx（27页珍藏版）》请在冰豆网上搜索。

最新微电子学概论复习题及答案详细版资料

期末考试神奇复习资料

第一章绪论

1．画出集成电路设计与制造的主要流程框架。

2．集成电路分类情况如何？

3．微电子学的特点是什么？

微电子学：

电子学的一门分支学科

微电子学以实现电路和系统的集成为目的，故实用性极强。

微电子学中的空间尺度通常是以微米（m,1m＝10－6m）和纳米（nm,1nm=10-9m）为单位的。

微电子学是信息领域的重要基础学科

微电子学是一门综合性很强的边缘学科

涉及了固体物理学、量子力学、热力学与统计物理学、材料科学、电子线路、信号处理、计算机辅助设计、测试与加工、图论、化学等多个学科

微电子学是一门发展极为迅速的学科，高集成度、低功耗、高性能、高可靠性是微电子学发展的方向

微电子学的渗透性极强，它可以是与其他学科结合而诞生出一系列新的交叉学科，例如微机电系统（MEMS）、生物芯片等

4．列举出你见到的、想到的不同类型的集成电路及其主要作用。

集成电路按用途可分为电视机用集成电路、音响用集成电路、影碟机用集成电路、录像机用集成电路、电脑（微机）用集成电路、电子琴用集成电路、通信用集成电路、照相机用集成电路、遥控集成电路、语言集成电路、报警器用集成电路及各种专用集成电路。

5．用你自己的话解释微电子学、集成电路的概念。

集成电路（integratedcircuit）是一种微型电子器件或部件。

采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。

6．简单叙述微电子学对人类社会的作用。

可以毫不夸张地说，没有微电子技术的进步，就不可能有今天信息技术的蓬勃发展，微电子已经成为整个信息社会发展的基石。

随着微电子的发展，器件的特征尺寸越来越小

第二章半导体物理和器件物理基础

1．什么是半导体？

特点、常用半导体材料

什么是半导体？

金属：

电导率106～104（W∙cm-1），不含禁带；

半导体：

电导率104~10-10（W∙cm-1），含禁带；

绝缘体：

电导率<10-10（W∙cm-1），禁带较宽；

半导体的特点：

（1）电导率随温度上升而指数上升；

（2）杂质的种类和数量决定其电导率；

（3）可以实现非均匀掺杂；

（4）光辐照、高能电子注入、电场和磁场等影响其电导率；

硅：

地球上含量最丰富的元素之一，微电子产业用量最大、也是最重要的半导体材料。

硅（原子序数14）的物理化学性质主要由最外层四个电子（称为价电子）决定。

每个硅原子近邻有四个硅原子，每两个相邻原子之间有一对电子，它们与两个原子核都有吸引作用，称为共价键。

化合物半导体：

III族元素和V族构成的III-V族化合物，如，GaAs（砷化镓），InSb（锑化铟），GaP（磷化镓），InP（磷化铟）等，广泛用于光电器件、半导体激光器和微波器件。

2.掺杂、施主/受主、P型/N型半导体（课件）

掺杂：

电子摆脱共价键所需的能量，在一般情况下，是靠晶体内部原子本身的热运动提供的。

常温下，硅里面由于热运动激发价健上电子而产生的电子和空穴很少，它们对硅的导电性的影响是十分微小的。

室温下半导体的导电性主要由掺入半导体中的微量的杂质（简称掺杂）来决定，这是半导体能够制造各种器件的重要原因。

施主：

Donor，掺入半导体的杂质原子向半导体中

提供导电的电子，并成为带正电的离子。

如

Si中掺的P和As（最外层有5个价电子）

受主：

Acceptor，掺入半导体的杂质原子向半导体中

提供导电的空穴，并成为带负电的离子。

如

Si中掺的B（硼）（最外层只有3个价电子）

N型半导体：

n大于p（如在硅中掺入五价杂质）

P型半导体：

p大于n（如在硅中掺入三价杂质）

3.能带、导带、价带、禁带（课件）

半导体晶体中的电子的能量既不像自由电子哪样连续，也不象孤立原子哪样是一个个分立的能级，而是形成能带，每一带内包含了大量的，能量很近的能级。

能带之间的间隙叫禁带，一个能带到另一个能带之间的能量差称为禁带宽度。

价带：

0K条件下被电子填充的能量最高的能带

导带：

0K条件下未被电子填充的能量最低的能带

禁带：

导带底与价带顶之间能带

带隙：

导带底与价带顶之间的能量差

4.半导体中的载流子、迁移率（课件）

半导体中的载流子：

在半导体中，存在两种载流子，电子以及电子流失导致共价键上留下的空位（空穴）均被视为载流子。

通常N型半导体中指自由电子，P型半导体中指空穴，它们在电场作用下能作定向运动，形成电流。

迁移率：

单位电场作用下载流子获得平均速度，反映了载流子在电场作用下输运能力

5.PN结，为什么会单向导电，正向特性、反向特性，PN结击穿有几种（课件）

PN结：

在一块半导体材料中，如果一部分是n型区，一部分是p型区，在n型区和p型区的交界面处就形成了pn结

载流子漂移（电流）和扩散（电流）过程保持平衡（相等），形成自建场和自建势在PN结上外加一电压，如果P型一边接正极，N型一边接负极，电流便从P型一边流向N型一边，空穴和电子都向界面运动，使空间电荷区变窄，甚至消失，电流可以顺利通过。

如果N型一边接外加电压的正极，P型一边接负极，则空穴和电子都向远离界面的方向运动，使空间电荷区变宽，电流不能流过。

这就是PN结的单向导性。

正向特性：

正向偏置时，扩散大于漂移，称为PN结的正向注入效应。

反向特性：

反向偏置时，漂移大于扩散,PN结的反向抽取作用。

击穿：

PN结反偏时，电流很小，但当电压超过临界电压时，电流会突然增大。

这一临界电压称为PN结的击穿电压。

PN结的正向偏压一般为0.7V，而它的反向击穿电压一般可达几十伏，击穿电压与PN结的结构及P区和P区的掺杂浓度有关。

齐纳/隧道击穿：

电子的隧道穿透效应在强电场的作用下迅速增加的结果。

雪崩击穿:

PN结反偏电压增大时，空间电荷区电场增强，通过空间电荷区的电子和空穴在电场作用下获得足够大的能量，当与晶格原子碰撞时可以使满带的电子激发到导带，形成电子-空穴对，这种现象成为“碰撞电离”。

新的电子-空穴对又在电场作用下获得足够的能量，通过碰撞电离又产生更多的电子-空穴对，当反偏电压大到一定值后，载流子碰撞电离的倍增象雪崩一样，非常猛烈，使电流急剧增加，从而发生击穿。

这种击穿是不可恢复的

6.双极晶体管工作原理，基本结构，直流特性（课件）

工作原理：

基本结构：

由两个相距很近的PN结组成

直流特性:

1.共发射极的直流特性曲线

2.共基极的直流特性曲线

7.MOS晶体管基本结构、工作原理、I-V方程、三个工作区的特性（课件）

基本结构：

属于四端器件，有四个电极。

由于结构对称，在不加偏压时，无法区分器件的源和漏。

源漏之间加偏压后，电位低的一端称为源，电位高的一端称为漏。

工作原理：

施加正电荷作用使半导体表面的空穴被排走，少子（电子）被吸引过来。

继续增大正电压，负空间电荷区加宽，同时被吸引到表面的电子也增加。

形成耗尽层。

电压超过一定值Vt，吸引到表面的电子浓度迅速增大，在表面形成一个电子导电层，反型层。

I-V方程：

电流-电压表达式：

线性区：

Isd=βp（|Vgs|-|Vtp|-|Vds|/2）|Vds|

饱和区：

Isd=（βp/2）（|Vgs|-|Vtp|）²

三个工作区的特性：

线性区（Linearregion）：

Vds

饱和区（Saturationregion）：

Vds>=Vgs-VtVgs-Vtn不变，Vds增加的电压主要降在△L上，由于△LL，电子移动速度主要由反型区的漂移运动决定

截至区（Cutoff）：

Vgs–Vt≤0Ids=0

8.MOS晶体管分类

答：

按载流子类型分：

•NMOS:

也称为N沟道，载流子为电子。

•PMOS:

也称为P沟道，载流子为空穴。

按导通类型分：

•增强（常闭）型：

必须在栅上施加电压才能形成沟道。

•耗尽（常开）型：

在零偏压下存在反型层导电沟道，必须在栅上施加偏压才能使沟道内载流子耗尽的器件。

四种MOS晶体管：

N沟增强型；N沟耗尽型；P沟增强型；P沟耗尽型

1．载流子的输运有哪些模式？

对这些输运模式进行简单的描述。

答：

载流子的漂移运动：

载流子在电场作用下的运动

载流子的扩散运动：

载流子在化学势作用下运动

2．讨论PMOS晶体管的工作原理，写出PMOS管的电流电压方程。

答：

PMOS:

也称为P沟道，载流子为空穴。

PMOS管I~V特性电流-电压表达式：

线性区：

Isd=βp（|Vgs|-|Vtp|-|Vds|/2）|Vds|

饱和区：

Isd=（βp/2）（|Vgs|-|Vtp|）²

第三章大规模集成电路基础

芯片（Chip,Die）：

没有封装的单个集成电路。

硅片（Wafer）：

包含许多芯片的大圆硅片。

双极逻辑门电路类型（几种主要的）：

电阻耦合型---电阻-晶体管逻辑（RTL）：

二极管耦合----二极管-晶体管逻辑（DTL）

晶体管耦合----晶体管-晶体管逻辑（TTL）

合并晶体管----集成注入逻辑（I2L）

发射极耦合逻辑（ECL）

1．集成电路制造流程、特征尺寸

集成电路的制造过程：

设计工艺加工测试封装

集成电路的性能指标：

集成度

速度、功耗（功耗延迟积，又称电路的优值。

功耗延迟积越小，集成电路的速度越快或功耗越低，性能越好）

特征尺寸（集成电路中半导体器件的最小尺度）

可靠性

集成电路发展的原动力：

不断提高的性能/价格比

主要途径：

缩小器件的特征尺寸、增大硅片面积

缩小尺寸：

0.5μm（深亚微米）~0.25~0.18μm（超深亚微米）～0.13μm

增大硅片：

8英寸~12英寸

集成电路的关键技术：

光刻技术（DUV）

2．CMOS集成电路特点

双极型：

COMS：

优点是速度高、驱动能力强，功耗低、集成度高，随着特征

缺点是功耗较大、集成度较低尺寸的缩小，速度也可以很高

3．MOS开关、CMOS传输门特性

MOS开关（以增强型NMOS为例）：

Vi

输入端处于开启状态，设初始时Vo=0，则Vi刚加上时，输出端也处于开启状态，MOS管导通，沟道电流对负载电容Cl充电，直至Vo=Vi。

Vi≥Vg-Vt时：

输入沟道被夹断，设初始Vo

综上所述：

Vi

Vi≥Vg-Vt时，Vo=Vg-Vt信号传输有损失，称为阈值损失，对于高电平’1’，NMOS开关输出端损失一个Vt；

为了解决NMOS管在传输’1’电平、PMOS在传输’0’电平时的信号损失，通常采用CMOS传输门作为开关使用。

它是由一个N管和一个P管构成。

工作时，NMOS管的衬底接地，PMOS管的衬底接电源，且NMOS管栅压Vgn与PMOS管的栅压Vgp极性相反。

Vgp=1，Vgn=0时：

双管截止，相当于开关断开；

Vgp=0，vgn=1时：

双管有下列三种工作状态：

Vi

Vo=Vi

ViVgp+|Vtp|P管导通，Vi通过双管对Cl充电至：

Vo=Vi

Vi>Vgn+VtnN管截止，Vi>Vgp+|Vtp|P管导通，Vi通过P管对Cl充电至：

Vo=Vi

通过上述分析，CMOS传输门是较理想的开关，它可将信号无损地传输到输出端。

4．CMOS反相器特性（电压传输特性、PMOS和NMOS工作区域）

CMOS反相器电压传输特性VTC

0≤Vi

N管截止P管线性（Vi

Vo=Vdd，如图a－b段。

Vtn≤Vi

N管饱和P管线性，如图b—c段

Vo+Vtp≤Vi≤Vo+Vtn时：

N管饱和，P管饱和，Vo与Vi无关（Vo与Vi的关系为一条垂直线），称为CMOS反相器的阈值电压Vth，或转换电压，如图c—d段。

Vo+Vtn

N管线性P管饱和如图d—e段。

Vdd+Vtp

N管线性P管截止，Vo=0如图e—f段。

5．CMOS组合逻辑：

基本逻辑门、复合门

基本逻辑门

CMOS复合逻辑门

6．反相器、二输入与非、或非门

反相器与非门或非门

7．闩锁效应起因？

由于寄生的可控硅效应引起CMOS电路的电源和地之间的短路，使CMOS集成电路失效。

防止latch-up的方法：

1、使N沟器件远离N阱，减小横向NPN管的b值；但会是芯片面积增大。

2、使Rnwell和Rpsubs尽量小；

使用尽量多的阱接触孔和衬底接触孔；

对于大电流器件使用保护环：

PMOS管周围加接电源的N+保护环；

NMOS管周围加接地的P+保护环；

大多数情况下，通过仔细地设计版图可以消除latch-up。

第四章集成电路制造工艺

1．集成电路工艺主要分为哪几大类，每一类中包括哪些主要工艺，并简述各工艺的主要作用

图形转换：

将设计在掩膜版（类似于照相底片）上的图形转移到半导体单晶片上

掺杂：

根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等

制膜：

制作各种材料的薄膜

*图形转换：

光刻

光刻三要素：

光刻胶、掩膜版和光刻机；光刻的基本要素是掩模板和光刻胶。

光刻工序：

光刻胶的涂覆→爆光→显影→刻蚀→去胶

光刻的目的就是在二氧化硅或金属薄膜上面刻蚀出与Mask上完全对应的几何图形，从而实现选择性掺杂、腐蚀、氧化等目的。

几种常见的光刻方法

接触式光刻：

分辨率较高，但是容易造成掩膜版和光刻胶膜的损伤。

接近式曝光：

在硅片和掩膜版之间有一个很小的间隙（10～25m），可以大大减小掩膜版的损伤，分辨率较低

投影式曝光：

利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式

常用的腐蚀方法分为湿法刻蚀和干法刻蚀

湿法刻蚀：

利用液态化学试剂或溶液通过化学反应进行刻蚀的方法，用在线条较大的IC（≥3mm）；

优点：

选择性好；重复性好；生产效率高；设备简单；成本低；

缺点：

钻蚀严重；对图形的控制性差；

广泛应用在半导体工艺中：

磨片、抛光、清洗、腐蚀；

干法刻蚀：

主要指利用低压放电产生的等离子体中的离子或游离基（处于激发态的分子、原子及各种原子基团等）与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的

优点：

各项异性好，可以高保真的转移光刻图形；

*掺杂

将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻、欧姆接触

扩散法（diffusion）是将掺杂气体导入放有硅片的高温炉中，将杂质扩散到硅片内的一种方法。

有以下两种扩散方式

离子注入：

将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目（剂量）决定.（需要进行退火处理）.。

离子注入目前已成为集成电路工艺中主要的杂质掺杂技术

退火：

也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火。

退火作用：

1、激活杂质：

使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用；

2、消除晶格损伤引起的晶体缺陷；

*制膜

氧化硅层的作用：

在MOS电路中作为MOS器件的绝缘栅介质，器件的组成部分

扩散时的掩蔽层，离子注入的（有时与光刻胶、Si3N4层一起使用）阻挡层

作为集成电路的隔离介质材料

作为电容器的绝缘介质材料

作为多层金属互连层之间的介质材料

作为对器件和电路进行钝化的钝化层材料

制作二氧化硅层的方法：

热氧化法

干氧氧化

水蒸汽氧化

湿氧氧化

干氧－湿氧－干氧（简称干湿干）氧化法

氢氧合成氧化

化学气相淀积法（CVD）:

APCVD、LPCVD、PECVD

热分解淀积法（PVD）:

蒸发、溅射

溅射法

2．简述光刻的工艺过程

第五章集成电路设计

1．层次化、结构化设计概念，集成电路设计域和设计层次

分层分级设计和模块化设计．

将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。

从层次和域表示分层分级设计思想

域：

行为域：

集成电路的功能

结构域：

集成电路的逻辑和电路组成

物理域：

集成电路掩膜版的几何特性和物理特性的具体实现

层次：

系统级、算法级、寄存器传输级（也称RTL级）、逻辑级与电路级

2．什么是集成电路设计？

根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。

3．集成电路设计流程，三个设计步骤

⏹系统功能设计

⏹逻辑和电路设计

⏹版图设计

4．模拟电路和数字电路设计各自的特点和流程

A.数字电路：

RTL级描述

逻辑综合（Synopsys,Ambit）

逻辑网表

逻辑模拟与验证，时序分析和优化

难以综合的：

人工设计后进行原理图输入，再进行逻辑模拟

电路实现（包括满足电路性能要求的电路结构和元件参数）：

调用单元库完成；

没有单元库支持：

对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。

由此可形成用户自己的单元库；

单元库：

一组单元电路的集合；

经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成品率。

单元库由厂家（Foundary）提供，也可由用户自行建立

B.模拟电路：

尚无良好的综合软件

RTL级仿真通过后，根据设计经验进行电路设计

原理图输入电路模拟与验证

模拟单元库

逻辑和电路设计的输出：

网表（元件及其连接关系）或逻辑图、电路图。

软件支持：

原理图软件、逻辑综合、逻辑模拟、电路模拟、时序分析等软件（EDA软件系统中已集成）。

5．版图验证和检查包括哪些内容？

如何实现？

DRC（DesignRuleCheck）：

几何设计规则检查；

对IC的版图做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率；

ERC（ElectricalRuleCheck）：

电学规则检查；

检查电源（power）/地（ground）的短路，浮空的器件和浮空的连线等指定的电气特性；

LVS（LoyoutversusSchematic）：

网表一致性检查；

将版图提出的网表和原理图的网表进行比较，检查电路连接关系是否正确，MOS晶体管的长/宽尺寸是否匹配，电阻/电容值是否正确等；

LPE（LayoutParameterExtraction）：

版图寄生参数提取；

从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数，并产生SPICE格式的网表，用于后仿真验证；

POSTSIM：

后仿真，检查版图寄生参数对设计的影响；

提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等，并产生测试向量。

6．版图设计规则概念，为什么需要指定版图设计规则，版图设计规则主要内容以及表示方法。

什么是设计规则？

考虑器件在正常工作的条件下，根据实际工艺水平（包括光刻特性、刻蚀能力、对准容差等）和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。

芯片上每个器件以及互连线都占有有限的面积。

它们的几何图形由电路设计者来确定。

（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）

制定目的：

使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率

内容：

DesignRule通常包括相同层和不同层之间的下列规定：

最小线宽MinimumWidth

最小间距MinimumSpacing

最小延伸MinimumExtension

最小包围MinimumEnclosure

最小覆盖MinimumOverlay

表示方法：

以λ为单位：

把大多数尺寸（覆盖，出头等等）约定为λ的倍数，λ与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。

优点：

版图设计独立于工艺和实际尺寸

举例：

见书P135

以微米为单位：

每个尺寸之间没有必然的比例关系，提高每一尺寸的合理度；简化度不高

举例：

见书P137

7．集成电路设计方法分类

全定制、半定制、PLD

8．标准单元/门阵列的概念，优点/缺点，设计流程

门阵列：

（设计流程）

概念：

形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片

根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能

采用母片半定制技术

门阵列方法的设计特点：

设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路

不足：

设计灵活性较低；门利用率低；芯片面积浪费;速度较低；功耗较大。

标准单元：

（设计流程）

一种库单元设计方法，属基于单元的布图方法

需要全套掩膜版：

定制方法

概念：

从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路

芯片布局：

芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。

SC方法特点：

需要全套掩膜版，属于定制设计方法

门阵列方法：

合适的母片，固定的单元数、压焊块数和通道间距

标准单元方法：

可变的单元数、压焊块数、通道间距，布局布线的自由度增大

较高的芯片利用率和连线布通率

依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时

适用于中批量或者小批量但是性能要求较高的芯片设计

9．PLD设计方法的特点，FPGA/CPLD的概念

概念：

用户通过生产商提供的通用器件自行进行现场编程和制造，或者通过对与或矩阵进行掩膜编程，得到所需的专用集成电路

编程方式：

现场编程：

采用熔断丝、电写入等方法对已