ISE工程建立和调用modelsim以及仿真波形保存.docx

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ISE工程建立和调用modelsim以及仿真波形保存

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ISE工程建立和调用modelsim以及仿真波形保存

（软件版本：

XilinxISEDesignSuite12.1和ModelsimSE6.5c）

ISE打开后的默认界面如下图所示

图1

点击File/NewFile或者Projectcommands框中的NewFile按键如图2所示，进入图3

图2

选择合适的工作路径，输入工程名称点击Next如图3所示，结果如图4所示。

图3

如下图所示，进入器件属性对话框，如图4所示，本步骤中Family为器件系列，Device为具体器件型号，Package为器件封装，Speed为速度等级，Simulator选择仿真器。

点击Next进入图5。

点击finish进入图6界面。

图4

图5

点击左侧的新建文件NewSource快捷键，进入图7其中的IP为新建ip核文件，Schematic为新建原理图文件，VerilogModule为新建Verilog文件，VerilogTestFixture为新建Verilog仿真文件，VHDLModule为新建VHDL文件，VHDLTestFixture为新建VHDL仿真文件，其他不怎么常用，这里不作介绍。

图6

其中的IP为新建ip核文件，Schematic为新建原理图文件，VerilogModule为新建Verilog文件，VerilogTestFixture为新建Verilog仿真文件，VHDLModule为新建VHDL文件，VHDLTestFixture为新建VHDL仿真文件，其他不怎么常用，这里不作介绍。

图7

如下图所示选择建立Verilog文件，右侧输入文件名称，点击Next进入图9

图8

图9

点击Next得到图10点击Finish，进入程序输入界面，如图11所示。

图10

图11

咱们这里程序已经编写完毕这里直接添加提前编辑好的文档，点击界面左侧AddSource快捷键如图12所示，得到图13，选择要添加的文件点击打开，得到图14。

图12

图13

图14

点击OK，工程建立完毕，如图15所示。

图15

工程建立完毕，需要进行语法编译，双击图16中的Synthesize-XST进行编译，编译通过如图17所示。

图16

图17

下面我们用modelsim进行行为仿真，新建testbench测试文件步骤上边已经提到，这里不再介绍，这里直接添加先前写好的testbench测试文件。

如图18所示。

图18

选择要添加的testbench文件点击打开，选择Simulation，下边的ctrl_tb就是测试用的testbench文档。

图19

图20

点击上边的testbench文件，双击ModelsimSimulator下的SimulateBehavioralModel即可调用Modelsim软件进行仿真。

如图21所示。

图21

更改仿真时间，点击右侧的仿真RUN快捷键，继续仿真所增加的仿真时间。

如图23所示。

图22

图23

在仿真过程中有时候我们要查看程序内部的信号，这时我们要添加内部信号到仿真界面进行显示。

这时我们选择要添加的信号点击右键选择Add/ToWave/Selected，信号就添加到了界面，如图25所示。

图24

图25

图26

点击快捷键Restart，点击OK，清除显示空间的波形，如图27所示。

图27

点击快捷键Run，运行2ms的仿真时间，结果如图29所示。

图28

图29

仿真期间会对程序进行大量的修改，修改完后再运行仿真之前的设置就会消失，为节省仿真时间我们尝尝那个要对仿真波形设置进行保存，要先修改fdo文件，具体操作为点击左上角的打开文档快捷键，选择显示所有文件类型如图30所示。

点击打开结果为图31。

图30

图31

选择ctrl_tb_wave.fdo点击打开，在打开的文件中加入语句“dowave.do”然后保存，结果为图32所示。

图32

经过以上设置，点击左上角保存快捷键，弹出SaveFormat界面，点击OK。

之后我们即使更改testbench仿真程序或者关闭了界面，重新进行仿真时，之前添加的信号和更改的信号都会被保存，这样会大大节省仿真时间。

图33