数字逻辑课程设计网络工程.docx
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数字逻辑课程设计网络工程
课程设计报告
课程名称数字逻辑课程设计
课题任务一16选1选择器电路设计
课题任务二JK触发器的设计
专业网络工程
班级1201
学号36
姓名付胜
指导教师刘洞波李珍辉韩宁
2013年12月20日
课程设计任务书
课程名称数字逻辑课程设计
课题任务一16选1选择器电路设计
课题任务二JK触发器的设
专业班级网络工程1201
学生姓名付胜
学号36
指导老师刘洞波李珍辉韩宁
审批
任务书下达日期：
2013年12月20日
任务完成日期：
2014年01月5日
一、设计内容与设计要求
1．设计内容：
本课程是一门专业实践课程，学生必修的课程。
其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL或者VerilogHDL设计电子系统的流程和方法，采用QuartusII等工具独立应该完成2个设计题目的设计、仿真与测试。
加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用QuartusII进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。
2．设计要求：
1）课程设计报告规范
课程设计报告应包含如下几个部分
（1）功能描述
说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图
（2）详细设计
按照VHDL语言开发流程写出整个开发的详细过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。
基本设计流程如下：
1工程管理：
新建工程，工程管理；
2源文件输入：
VHDL程序或者原理图的设计，内嵌模块的调用；
3综合、编译：
检查语法，连接错误，生成综合后网表；
④功能仿真：
综合后的功能仿真；
⑤简单约束：
管脚分配，I/O特性约束，简单的时序约束；
⑥全编译：
软件自动完成布局布线，生成最终编程文件；
⑦时序仿真：
带延时的和实际情况非常接近的时序仿真；
⑧编程：
下载到硬件当中。
（3）调试分析以及设计体会
①仿真或程序下载调试（附界面截图）。
②设计过程中遇到的问题以及解决问题的方法。
③课程设计过程经验教训、心得体会。
（4）书写格式
见附带说明。
（5）附录
①参考书目
②源程序清单（带注释）
2）考核方式
指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。
具体考核标准包含以下几个部分：
（1）平时出勤（占10%）
（2）系统需求分析、功能设计、数据结构设计及程序总体结构合理与否（占10%）
（3）程序能否完整、准确地运行，个人能否独立、熟练地调试程序（占40%）
（4）设计报告（占30%）
（5）注意：
不得抄袭他人的报告（或给他人抄袭），一旦发现，成绩为零分。
（6）独立完成情况（占10%）。
3）课程设计验收要求
（1）运行所设计的系统。
（2）回答有关问题。
（3）提交课程设计报告纸质稿。
（4）提交源程序或设计报告文档电子稿。
（5）依内容的创新程度，完善程序情况及对程序讲解情况打分。
二、进度安排
17周周三下午14：
00-18：
00E606
18周周二下午14：
00-18：
00E606、E607
17周周四下午14：
00-18：
00E606
18周周五上午8：
00-12：
00E606、E607
17周周五上午8：
00-12：
00E606
18周周五下午14：
00-18：
00E606、E607
一．16选1选择器的功能
1．函数真值表…………………………………7
2．函数电路图…………………………………8
3．函数表达式…………………………………9
二．详细设计
1．创建项目……………………………………10
2．VHDL文本输入…………………………………11
3．编译功能界面…………………………………12
4．编译成功………………………………………13
5．打开波形编辑器………………………………13
6．对应结点查找…………………………………14
7．综合编译形成网表……………………………15
三．程序功能调试
1．波形仿真功能…………………………………15
2．给定输入信息…………………………………16
3．时序仿真功能…………………………………16
4．生成波形图……………………………………17
四．心得体会………………………………………18
————————————————————————————
一．JK触发器的主要功能
1．特征方程……………………………………19
2．真值表………………………………………19
3．函数逻辑电路图……………………………19
二．详细设计
1．创建项目…………………………………20
2．输入文本进行编译………………………21
3．编译成功，选择波形编辑器功能………22
4．查找对应结点……………………………22
5．形成综合网表……………………………23
三．程序功能调试
1．给定输入信息……………………………24
2．进行功能仿真……………………………24
3．形成波形…………………………………26
四．心得体会……………………………………27
五．附录
1．16选1选择器设计源代码…………………28
2．JK触发器设计源代码………………………29
3．参考书目……………………………………30
4．课程设计评分表……………………………31
一16选1选择器的功能
数据选择器又叫多路转换器或多路开关，其功能是从多个数据中在选择输入的控制下选择所需的一个数据。
数据选择器是常用的组合逻辑部件之一。
它由组合逻辑电路对数字信号进行控制来完成比较复杂的逻辑功能。
它有若干个数据输入端D0、D1、....，若干个控制输入端A0、A1，......和一个输出端Y0。
数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。
它的功能相当于一个多个输入的单刀多掷开关.因此数据选择器又称多路转换器或多路开关。
数据选择器（MUX）的逻辑功能是在控制输入端加上适当的信号，既可从多个输入数据源中讲所需的数据信号选择出来，送到输出端。
1函数真值表
输入
输出
A
B
C
D
E
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
1
0
0
1
0
1
1
1
1
0
1
1
1
1
0
1
1
1
1
2说明：
A,B,C,D为输入地址；E为输出端
2函数电路图
3．函数表达式
E=
+
+
+
+
+
二。
详细设计
1．进入QuartusII界面，创建项目
2VHDL文本设计语言输入
3编译功能界面
4编译成功
5打开波形编辑器窗口
6对应结点查找
7综合编译形成网表
三程序功能调试
1进入波形仿真功能
2给定输入信息
3进行时序仿真
4生成波形图
四．心得体会
当知道数字逻辑也有课程设计的时候，我一片茫然。
就我们学得这些怎样才能完成这个课程设计呢，操作软件不会用，程序代码不会写…到后来才知道，老师会给我们具体操作方法，一步步照着做就好了。
这就比我想象中的简单了一些。
通过这次的课程设计，加强和培养我们对电子系统的设计能力,培养了理论联系实际的设计思想，训练了综合运用数字逻辑课程的理论知识的能力，训练我们应用QuartusII进行实际数字系统设计与验证工作的能力，同时强化了进行芯片编程和硬件试验的能力。
Quartus®IIdesign是最高级和复杂的，用于system-on-a-programmable-chip（SOPC）的设计环境。
QuartusIIdesign提供完善的timingclosure和LogicLock™基于块的设计流程。
QuartusIIdesign是唯一一个包括以timingclosure和基于块的设计流为基本特征的programmablelogicdevice（PLD）的软件。
QuartusII设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmeddevices开发的统一工作流程
刚开始的几个课时，我们是熟悉了操作平台的用法。
当时给我的第一感觉就是好麻烦，而且都还是一些英文，总是忘记这步骤或那步骤的。
但经过多次的熟悉，就没有那样的感觉了，觉得操作起来轻松了很多。
首先，我从网上查阅资料好好了解了下16选1选择器，让我有个大致的了解。
还有就是课程设计的大概流程。
我想这样子做起实验来会相对好点。
要有一个清晰的思路和一个完整的的软件流程图；在设计程序时，不能妄想一次就将整个程序设计好，反复修改、不断改进是程序设计的必经之路；要养成注释程序的好习惯，一个程序的完美与否不仅仅是实现功能，而应该让人一看就能明白你的思路，这样也为资料的保存和交流提供了方便；在设计课程过程中遇到问题是很正常的，关键在于自己多操作。
在本课题的设计中体现了VHDL覆盖面广，描述能力强，是一个多层次的硬件描述语言及PLD器件速度快，使用方便，便于修改等特点。
由于时间有限和经验是平的欠缺，不足之处还望老师予以指正。
在这一周里我们再次熟悉和增强了对VHDL语言的基本知识，熟悉利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来。
VHDL硬件描述语言打破了硬件和软件设计人员之间互不干涉的界限，可以使用语言的形式来进行数字系统的硬件结构、行为的描述，直接设计数字电路硬件系统。
课程设计更注重的是能力，而且是理论与实际相结合。
在以后的学习中，我想也是一样，要注重实践能力的锻炼，多动手，实践是检验真理的唯一标准。
一JK触发器的主要功能
JK触发器是数字电路触发器中的一种电路单元。
JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。
在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。
由JK触发器可以构成D触发器和T触发器。
1．特征方程
2．真值表
CP
J
K
0
x
x
0
0
0
x
x
1
1
1
0
0
0
0
1
0
0
1
1
1
0
1
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
0
1
1
1
1
1
0
3．函数逻辑电路图
二．详细设计
1．创建项目
2．输入文本语言程序进行编译
3．编译成功，选择波形编辑器功能
4．查找对应结点
5．形成综合网表
三．程序功能调试
1．给定输入信息
2.进行波形仿真
3．形成仿真波形
四．心得体会
通过上次16选1数据选择器课程设计，这次的相对要快些，而且错误页少了，操作起来也更加熟练了些。
我想是吸取了上次的教训和经验积累的结果吧。
首先，通过查阅资料了解了JK触发器的相关信息及程序代码。
然后编写程序，再对程序进行编译，仿真。
实验过程中，少个分号，括号就有可能导致一二十个错误的出现，有时候你找很久也很难找出处错误的原因。
这说明课程设计既需要我们的细心也需要耐心，从而减少错误的次数。
编译过程中，也出现了各种各样的错误，比如说工程名与指定文件名不一致。
在同学的帮助下，这些问题也快速的得到了解决。
发现、提出、分析、解决问题和实践能力的提高都会受益于我在以后的学习、工作和生活中。
在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。
本次实验我对一些基本操作有了更好的掌握，对于数字逻辑电路的设计也有了更深刻的理解。
使我们能将数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL设计电子系统的流程和方法，采用Quartus II等工具独立应该完成设计、仿真与测试。
加强和培养了我们对电子系统的设计能力，培养理论联系实际的设计思想，训练综合运用数字逻辑课程的理论知识的能力，训练应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练进行进行芯片编程和硬件试验的能力。
这次课程设计的完成，让自己感到很有成就感，这是自己努力的成果。
虽然参考了一些别人的成果，但我还是有花心思在这上面，而且也让我学到了很多东西，对我以后的学习也有很大的帮助。
这是最让我高兴的地方。
本次实验是对J-K触发器进一步应用和了解。
通过对它们实行相互转换来熟悉各个触发器的工作原理，了解其本质。
通过对转换的相互比较，提高比较学习的能力，懂得运用比较的方法更快速的掌握新的知识。
更加了解和加深了对编制和调试程序的技巧，进一步提高了上机动手能力，培养了使用设计综合电路的能力，养成了提供文档资料的习惯和规范编程的思想。
从课程设计中学到的知识都会让我收益终身。
平时我们不应该只有那些理论，而更多的是把理论付诸于实践，那才是最重要的。
注重知识和实践的结合。
对任何事物的学习，这都是对知识的一种积累和能力的锻炼。
也让我更加深刻理解了团结合作精神，互帮互助。
在以后的生活中我也会努力完善自己，做好这一点。
完全可以把这次的实践当作基础，只有掌握了这些最基础的，才可以更进一步，取得更好的成绩。
很少有人会一步登天吧。
永不言弃才是最重要的。
五、附录
1．16选1选择器设计源代码
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityaaais
port（a:
instd_logic_vector（15downto0）;
sw:
instd_logic_vector（3downto0）;
ena:
instd_logic;
y:
outstd_logic）;
endaaa;
architectureoneofaaais
begin
process（ena,sw）
begin
ifena='1'then
caseswis
when"0000"=>y<=a（0）;
when"0001"=>y<=a
（1）;
when"0010"=>y<=a
（2）;
when"0011"=>y<=a（3）;
when"0100"=>y<=a（4）;
when"0101"=>y<=a（5）;
when"0110"=>y<=a（6）;
when"0111"=>y<=a（7）;
when"1000"=>y<=a（8）;
when"1001"=>y<=a（9）;
when"1010"=>y<=a（10）;
when"1011"=>y<=a（11）;
when"1100"=>y<=a（12）;
when"1101"=>y<=a（13）;
when"1110"=>y<=a（14）;
when"1111"=>y<=a（15）;
whenothers=>y<='X';
endcase;
endif;
endprocess;
endarchitectureone;
2．JK触发器设计源代码
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYIS
PORT（RD,SD,P,J,K:
INSTD_LOGIC;
Qa:
BUFFERSTD_LOGIC;
Qb:
BUFFERSTD_LOGIC）;
ENDepmsl;
ARCHITECTUREBEHAVOFepmslIS
signalq_s,nq_s:
std_logic;
BEGIN
PROCESS（J,K,P）
BEGIN
IFRD='1'THEN
q_s<='0';
nq_s<='1';
ELSIFrd='0'andSD='1'THEN
q_s<='1';
nq_s<='0';
ELSIF（P'EVENTANDP='0'）THEN
if（j='0'）and（k='1'）then
q_s<='0';
nq_s<='1';
elsif（j='1'）and（k='0'）then
q_s<='1';
nq_s<='0';
elsif（j='1'）and（k='1'）then
q_s<=notq_s;
nq_s<=notnq_s;
endif;
ENDIF;
Qa<=q_s;Qb<=nq_s;
ENDPROCESS;
ENDBEHAV;
3．参考书目
1
EDA技术与VHDL程序开发基础教程
雷伏容,李俊,尹霞
清华大学出版社
978-7-302-22416-7
2010
TP312VH/36
2
VHDL电路设计技术
王道宪贺名臣_刘伟
国防工业出版社
7-118-03352-9
2004
TN702/62
3
VHDL实用技术
潘松,王国栋
7-81065
7-81065-290-7
2000
TP312VH/1
4
VHDL语言100例详解
北京理工大学ASIC研究所
7-900625
7-900625-02-X
1999
TP312VH/3
5
VHDL编程与仿真
王毅平等
人民邮电出版社
7-115-08641-9
2000
73.9621/W38V
6
VHDL程序设计教程
邢建平_曾繁泰
清华大学出版社
7-302-11652-0
2005
TP312VH/27/3
7
VHDL电路设计
雷伏容
清华大学出版社
7-302-14226-2
2006
TN702/185
计算机与通信学院课程设计评分表
课题名称：
任务一16选1选择器
任务二JK触发器
项目
评价
设计方案的合理性与创造性
设计与调试结果
设计说明书的质量
答辩陈述与回答问题情况
课程设计周表现情况
综合成绩
教师签名：
日期：
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