EMC 的定义.docx
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EMC的定义
EMC的定義
EMC：
為ElectroMagneticCompatibility的省略語，通常又翻成電磁相容性。
在IEC（國際電氣標會議）的定義中為（對任何的東西而言，不給其無法容許的電磁干擾波，且在電磁環境中還需能具有滿足其功能的機器，裝置或系統的能力。
而EMC又等於EMI+EMS（EMI為Electro-MagnaticInterference的省略語，為電磁干擾的意思）EMC定義的電磁干擾源，以及後半段的電磁干擾環境，都可以稱之為電磁雜訊，或以NOISE來稱之。
EMC的組織：
IEC：
國際電工標準會議，它函蓋全部的電機，電子技術，而以制定國際標準
規格為目地，設立於1904年，現在於45國家有帶表。
由於對象非常的廣，因此在獨立的專長領域中，共有83個TC
（TechnicalCommittee）技術委員會。
目前在TC中和EMC有關關者，為TC77和CISPR
（InternationalSpecialCommitteeonRadioInterference：
國際無線電干
擾特別委員會。
）
1.TC77：
針對EMC的問題，以基本的規格，及通用規格為中心，審議規格的制定及修定。
再者如電源高頻規格般，也針對低頻的制品類或製品規格的審議制定或修定。
TC77下又區分為SC77A和SC77B的分科委員會。
SC77A處理9KHZ以下的低頻EMC問題，SC77B則處理超理超過9KHz的高頻EMC問題。
2.CISPR：
就各種製品類的個別規格併同其有關測試，進行規格的制定和修定
。
CISPR的規格的制定作業，由7個SC（Sub-committee：
分科委員會
AG）及其下屬組織WG（Workinggroup：
工做組）擔任。
例如：
SCG中有三個WG個別擔任下列的工做
WG1：
ITE的EMI
WG2：
有關通信線的EMI
WG3：
ITE的Immunity
在IEC的IC，其後面會附加數字，但CISPR中則無。
概論
在EMI的誕生中，有許多的變數。
這是因為EMI是被動元件正常狀態行為以外
的結果。
如：
TRACE在高頻的時候，其等效電路是電感串聯電阻。
低頻的時候，其等效電路則是一電感。
電阻在高頻的時候，其等效電路是電感串（電阻並聯電容）。
低頻的時候，其等效電路就是電阻。
電容在高頻的時候，其等效電路是R，L，C三者串聯。
低頻的時候，其等效電路是電容。
電感在高頻的時候，其等效電路是L和C並聯，
低頻的時候，則是電感。
這一些特性，稱之隱藏電路。
數位工程工師一般假設這些元件有單一的頻率響應
，結果，其根據時域之功能特性來選擇元件而不管在頻域裡的實際表現，則EMI的情形就表現出來了。
電磁干擾一般可以分成以下的兩種：
1.ConductedDisturbance：
干擾波的電磁能量主要是經由電力線和信號線等的導體而被傳達，
侵入其它裝置給予的干擾者。
2.RadiatedDisturbance：
干擾波的電磁能量以電磁的形態傳播至被放射的空間，對其它的裝
置給予干擾者。
*另外電磁干擾波又可依時間波形而分為
1.連續的干擾波：
長時間的連續干擾，
2.過渡的干擾波：
波形急速的變化，在短時間干擾者。
當想到EMISSION的時候，第一條守則是：
FREQUENCY愈高
則可能是幅射耦合之路徑，FREQUENCY愈低，則可能是傳導耦合
之路徑。
MICROSTRIPANDSTRIPLINE的差別：
1.MICROSTRIP：
指的就是trace經由一介質連接一完整平面。
可提供PCB信號上的壓制，同時也可容許比
STRIPLINE要快的CLOCK信號（因為有較小的耦合
電容及較低的空載傳輸延遲。
其不好的就是PCB外部信號層會幅射能量至外在環境。
除非加上金屬屏蔽。
2.STRIPLINE：
信號層介於兩個solidplane。
STRIPLINE可達到較佳的RF防
治，但只能用在較低的速度。
因為信號層介於兩個solidplane
之間，兩平面會有電容的耦合，導致降低信號的edgerate
Layout的基本觀念
二層板：
對於二層有二種的layout技術。
一種是較老之技術，適用於較低速之元件，一般包含DIP包裝之元
件成排或成矩陣撞排列，現在己很少用。
第一種方式：
將power和Ground以格狀layout，使形成之每一格總面積小於1.5吋平方。
Power和Ground之trace以90度角分佈。
Power在一層，ground在另外
一層。
Groundtrace置於頂層，垂直走向。
Powertrace置於底層，水平走
向在每一個ground和trace交接處，放置decoupling電容。
第二種方式：
此種通常用於低於10kHz低頻類比設計。
將powertrace在同一層佈線層
幅射狀拉線，由電源處接至每一元件，減少trace的總長度。
將所有power和groundtrace相鄰佈線。
此可使得由來自高頻切換雜訊之
環路電流最小，因而不會衝擊其它電路和控制信號。
這一些trace會分開
的唯一情況是要當連接到decoupling電容時。
信號流向應和ground路徑
並行。
避免不同樹枝互相交錯，以免造成groundloop。
低頻寄生電感及電容通
常不會產生問題。
在此情況下，建議可採用單點接地的方式。
易言之，
在低頻的應用上，藉layout達成之高頻表現。
注意以下二點：
高頻時，控制所號路徑和其回返電流路徑之表面阻抗。
在低頻時，以控制layout的形狀而非阻抗。
四層板：
四層板的堆疊只有一種方式。
因使用power及ground，EMI的特性
有很大的改善。
然而，四層板對產生自電路及trace之RF電流通量
消除之效果並不好。
第一層：
Componentside，信號及Clock
第二層：
GroundPlane
第三層：
Powerplane
第四層：
Solderside，信號及Clocks
如此可得知，當有多於三個完整平面提供的話（即一個powerground）
將最高速clock佈線於相鄰groundplane且不相鄰於powerplane，可
得最佳EMI效果。
此為在PCB上EMI抑制的基礎觀念。
多層板可提供優良EMC之信號品質，因為經由miocrostrip及stripline
可有效佳之信號阻抗控制。
Power及groundplane之分佈阻
抗（distributioninpedance）應儘可能的降低。
這一些平面含有來自
於logiccrossover之極短暫的突波電流，及信號及匯流排之電容負載。
MICROSTRIP及Stripline應用之主要意義是在於磁通量之互相抵消。
使得傳輸線之電感降低。
多數的邏輯族在其pullup／pulldown
電流可能極不平均，此使得fluxcancellation之效果在信號及ground
plane之間比信號及powerplane之間要好。
因此，使用powerplane
作磁通量抵消不能達到最佳的效果，結果會導致信號通量相位偏移增
大電感，差的阻抗控制，及雜訊不穩定。
故應使用groundplane要佳。
簡短的重述PCBfluxcancellation之重要觀念。
並非有元件的pullup／pulldown電流比都是一樣。
舉例來說，有的元件是６５mApullup／６５mApulldown，有的則
是６５mApullup／６５mApulldown。
此不均狀況造成Ground及
PowerPlane之不平衡。
六層板：
有三種方式。
先說第一種…
第一種：
這個方式有最佳的EMI特性，對所以佈線層有較好的Fluxcancellation
如下。
第一層：
componentside,microstrip信號佈線層。
第二層：
GROUNDPLANE
第三層：
Stripline，佈線層，（下跟著填充物質）。
第四層：
POWERPLANE
第五層：
GROUNDPLANE
第六層：
solderside,microstrip信號佈線層。
第二種：
為對CLOCK和高頻元件，較常用的方式
第一層：
componentside,microstrip信號佈線層
第二層：
Groundplane
第三層：
Stripline
第四層：
Stripline
第五層：
Powerplane
第六層：
soldersidemicrostrip信號佈線層
第三種：
此方式有較佳的ＥＭＩ特性，因為在Ｇround及Power平面間有較好
之層間（decoupling）。
第一層：
componentside,microsrip信號佈線層
第二層：
埋入microstrip佈線層
第三層：
Groundplane
第四層：
Powerplane
第五層：
埋入microstrip佈線層
第六層：
solderside,microstrip佈線層
八層板：
有二種方式，第一種組態，提供較少的磁通量抵消，第二種組態
因有較多的完整平面，提供最大的磁通量抵消。
決定使用第一種或是第二種是基於所須佈線之NET的數量，元件
密度（接腳數），匯流排結構之大小，類比和數位電路，及可用的面積。
第一種：
因在電源及接地平面有較差之通量抵消，此為較差之堆疊方式
有六層佈線層。
第一層：
componentside,microsrip信號佈線層
第二層：
埋入microstrip佈線層
第三層：
Groundplane
第四層：
Powerplane
第五層：
Stripline佈線層
第六層：
Stripline佈線層
第七層：
埋入microstrip佈線層。
第八層：
solderside,microstrip佈線層
第二種：
對RF電流有較緊密的磁通量抵消，此方式為較佳之堆疊方式，
其有四層佈線層和四層平面。
第一層：
componentside,microsrip信號佈線層
第二層：
Groundplane
第三層：
Stripline佈線層
第四層：
Groundplane
第五層：
Powerplane
第六層：
Stripline佈線層
第七層：
Groundplane
第八層：
solderside,microstrip信號佈線層
十層板：
第一層：
componentside,microsrip信號佈線層
第二層：
Groundplane
第三層：
Stripline佈線層
第四層：
Stripline佈線層
第五層：
Groundplane
第六層：
Powerplane
第七層：
Stripline佈線層
第八層：
Stripline佈線層
第九層：
Groundplane
第十層：
solderside,microstrip信號佈線層
20-HRule：
由於磁通的連結，RF電流存在於Powerplane之邊。
此種層間耦合
稱之（fringing），通常僅見於高速的pcb，當使用高速邏輯及clock時
電源平面間，會互相耦合RF電流且幅射至空中，要減低效應，所有
電源平面要比相鄰的地平面小。
元件的放置
PCB佈局之前應先注意將元件放置（placement）在適當的位置，一方面需考慮電路板外部接線端子的位置，另一方面也需考慮不同性質的電路應予以適當的區隔。
低階類比、高速數位以及雜訊電路（繼電器、高電流開關等等）應加以分隔以降低子系統間的耦合。
當放置元件時，應同時考慮子系統電路間的內部電路繞線，特別是時序及震盪電路。
為了去除EMI的潛在問題，應該系統化的檢查元件放置與線路佈局，返覆檢視及修正佈線一直到確定所有的EMI風險降低到最低為止，簡而言之，事先的防範是將低EMI干擾問題的首要原則。
下圖說明將不同性質電路的區隔概念。
將PCB上不同性質的電路予以隔離
數位電路的雜訊與佈線
類比電路的雜訊通常來自於電路板的外部，然而數位電路的雜訊則往往由內部產生，因此如何降低內部雜訊是數位電路板佈線的首要考量因素。
在MCU為主的系統中最敏感的信號是時序、重置和中斷線路，震盪器在開機時尤為敏感。
千萬不要將這些線路與高電流開關線路平行，如此易於被電磁交互耦合信號破壞。
此效應容易破壞MCU經由中斷碼的執行，引起非預期的重置或中斷。
時序信號受到干擾，將造成失相（losephase）使整個系統失去同步，由於MCU的執行是依據適當的時鐘脈波，因此不要期望它們能在EMI的干擾下恢復正常操作。
震盪器或陶瓷共振時鐘是一種RF電路，必須繞線以減少它的發射位準及敏感性。
圖15以一個震盪器或陶瓷共振器與DIP包裝的例子來說明，儘量將震盪電路的配置靠近MCU，若是震盪器或陶瓷共振器的本體很長，就放在PCB之下並將包裝接地。
如果震盪器在PCB之外，就將MCU放在離PCB連接器的附近，不然，就將MCU儘量擺近震盪器以縮短繞線距離。
震盪線路的地線應該連接元件可能使用最短繞線的接地腳位，電源和接地腳應該直接繞線到PCB的電源部分。
圖16說明PCB挈b的?
/FONT>I/O接地與I/O電纜線的解耦電容佈線方式。
類比電路的雜訊與佈線
低階信號（low-levelsignal）容易受到數位信號的干擾；如果類比和數位信號必須混雜，要確定彼此的線路相交成90度角，這將會降低交互耦合（crosscoupling）的效應。
如果類比電路的signalreference未與數位線路隔離的話，類比-數位轉換器的訊號會受到嚴重的干擾，因此不可將數位電源和接地直接輸入類比-數位轉換器的signalreference線路。
這些腳位應直接繞線自母板的電源端之參考電壓，此電壓參考腳位應用lK歐姆的電阻和l.0F電容來濾波。
Clock電路：
ClockGenerator和其相關文件，分佈導線為PCB產生之幅射之重要來源。
Clock電路區是定義為包括振器和其buffer，drivers,及相關元件（包含主元件及被動元件）之實體區域。
而clock電路放在機板的中央位置或是PCB之金屬銅柱接地點，而不要放在邊緣或是靠近I/O的區域。
如果clock要離開板子到附屬卡上，或是排線，或其它週邊等，則將clock電遠離內部連線，直接在連接器處對clocktrace作terminated。
Clocktrace要成點對點的幅射狀。
在連接器端對clock作termonated。
可提供一適切之終端，而不會使clocktrace因未適當開路變成一單極天線，因而提升信號的品質。
除了對clocktrace有適當的終瑞外，同時也加強對RF的壓制，避免耦合至其它的敏感電路。
將振器和晶體直接安裝在PCB板上，不要使用socket。
Socket會增加接腳長度之電感，並使得幅射和耦合路徑增多，造成RF電流及諧波幅射或耦合至內部或外部的環境中。
3W法則
有些訊號，尤其是固定週期的時脈訊號，帶有強烈的高頻成分。
當它與其他信號線太靠近時，會將這些已達RF頻率的能量傳到其他的信號上，帶來EMI的困擾。
尤其若是被感染的信號線接往I/O的連接頭時，這個問題就更加嚴重。
這個問題其實就是前一節所提的隔線干擾。
對EMI而言，通常要求信號線中心對信號線中心的距離，維持3倍信號線寬度的距離，稱為3W法則。
3W法則可保持70%的電場不互相干擾。
若要達到98%的電場不互相干擾，可使用10W的間距。
接地的方式：
一個電子設備的設計關鍵即在於具有強韌的與可靠的電源系統，而接地佈局尤為其中關鍵。
事實上，接地可視為所有好的PCB設計的基礎。
大部分的EMI問題皆可藉由良好的接地來解決。
良好的接地方式是最經濟有效的方式。
在PCB的設計上可使用二種接地方式。
但是接地方式的選擇是看產品應用而定。
在應用多點接地，切不可混用單點接地，除非有（isolation）式是依功能區分之子系統。
訊號接地的種類有二：
1.單點接地2.多點接地
單點接地：
單點接地又分為串接單點接地和並接單點接地。
從雜訊的觀點來看，串接單點接地是最差的接地方法。
（因為任何導線都會呈現一些電阻，故流經這些導線的電流會使導線產生壓降。
）如下圖：
並接單點接地：
它在高頻的時候會有一些危險，因為trace在高頻的時候會表現電感的特性，使
得高頻的阻抗升高，而且接地線會產生電感性干擾的問題，如果頻率很高，這一些接地導線可能形成天線將雜訊幅射至外面。
所以如果採用單點接地時，接地線
必須可能的縮短，使其高頻的阻抗變低，才不易形成天線。
當元件電路和信號在1MHz以下的時候，單點接地是最好的選擇。
而較高之頻率，power平面和trace的阻抗變的不可忽略。
如果trace的長度等於或接近信號的四分之一波長，此阻抗會是非常的高。
注意:
只要是trace或ground導體具高阻抗，它就會像天線幅射RF的能量。
所以，在1MHz以上的頻率，一般不使用單點接地。
應用單點接地之信號通常以幅射狀傳遞，產品如：
音頻電路，類比儀器，
60Hz和DCpower系統。
多點接地：
高頻產品（10MHz）設計通常使用多點接地，將RF的電流並聯由Groundplane機殼之地，可減低由PCB電源平面所看出來的地阻抗。
意即，電路儘量找最接近的低阻值面接地，因為大的接地面有較低的電感值，故其高頻阻抗也較高。
所以，
完整平面之低電感特性造成低的平面阻抗。
在高頻的電路上。
，Trace的長度使電路上電感增加，約每吋15-20nH，所以愈短愈好。
除了平面中之電感以外，長的trace同時也像是天線一般，特別是對clock信號和其它同期性脈波而言。
將trace電感降低及減少trace造成之RF電流，可以達到良好的信號品質和RF壓制。
如下圖：
降低接地雜訊
一個設計良好的接地系統其優點是課在不增加元件成本的前提下提高係同的電磁相容性。
一個良好的接地系統的基本目標是降低流過接地阻抗的電流所產生的雜訊電壓。
因此，設計接地系統時，一個基本的問題是，電流如何在系統中流動?
靜音和雜訊的接地迴路是否混雜在一起？
根據系統使用的電路類型與工作頻率，設計具有低阻抗路的接地迴路。
大部分以為處理器為主的系統都含有高頻數位邏輯與低階類比電路，有些系統甚至具有易產生雜訊的繼電器和高電流開關。
如同前面所提到的，這些電路應該予以區隔且接地迴路不能混雜一起，相似的電路應該放置在一起。
高速數位電路必須對所有的迴路提供低阻抗的線路；設計接地系統要儘可能包含很多的平行接地線路，這會減少接地迴路的電感。
此概念推至極至，即形成接地平面；雖然接地平面能最有效的降低接地雜訊，但多層PCB將提高成本，因此必須整體考量，決定採行的方式。
如果接地平面不夠經濟，那就使用單點接地。
單點或星狀接地連結所有接地繞線到終端接地點，此法可降低系統間的共同阻抗。
雖然由於空間的限制，使得此法在實際佈線時可能造成困難，但降低共同阻抗則是設計的基本原則。
導體電感與其直徑或寬度成反比但正比於其長度。
減少電感要儘可能使用短和寬的繞線，以45度的繞線取代90度以減少傳輸反射。
我們應當記住電流最後終會流回源端，在某些電路板佈局中，不適當的電路佈局會形成一個種對電磁輻射極為敏感的大迴路，並將雜訊耦合到接地系統中。
一般規則是儘可能減少接地迴路（groundloop）的尺寸，圖8為二層PCB單點接地系統的例子。
圖9是一個具有三種不同接地系統的印刷電路板地線佈線配置，其中包含了較易產生雜訊的電路（onboardswitchingpowersupply,relay,basedrive,high-currentswitchingdevices）、低階類比訊號處理電路（A/D,D/A,analogfilter）、高頻數位電路（MCU,DSP,memory），這三種不同性質電路的地線，應當分別拉線、彼此隔離，再以單點方式予以連接。
接地的信號迴路：
在RF能量傳遞上Loop是主要的產生者。
RF電流會試圖經由任何存在的路徑
或媒介以回到源頭。
在PCB上的EMI壓制，最重要的考慮點在於信迴返路徑的控制。
永遠把高速電路和振盪器置於離銅柱愈好。
減小電流迴流圈（returnloop）
多數的無線電頻率（radiofrequency，RF）電磁干擾都是由於信號的迴流圈造成的，迴流圈愈大，電磁干擾就愈嚴重。
電流自然是從來源晶片流至目標晶片的，但迴流電流則是由目標晶片經過接地層流回到來源晶片。
對直流信號而言，迴流電流會走最短的直線回到目標晶片，但對高頻的交流信號而言，電感對阻抗的增加已遠大於電阻對阻抗的效應。
這就是為什麼交流的迴流電流會經過最靠近信號線的接地層來迴流的原理：
迴流圈愈小，電感愈小。
在一般的條件下，迴流電流會自動尋找最小的迴流圈；但如果在迴流路徑上的接地層被隔斷了，迴流圈將會變大，而電磁干擾也因此嚴重起來。
舉例而言：
電流經由信號線由來源晶片流至目標晶片，但在迴流時，由於接地層被壕溝（moat）所隔開，因此造成迴流圈變大的問題。
因此一般而言，信號線是禁止跨越接地層的壕溝的。
另一個減少電流迴流圈的應用，是在晶片的電源接腳旁接上旁路電容。
由於晶片的工作頻率愈來愈高，在遠處的電源供應器無法及時供應足夠的電流，而造成電源上的高頻雜訊。
若是能加上旁路電容，則這些高頻雜訊在旁路電容處就獲得了迴流的路徑，而減少了迴流圈。
Groundplane和groundtrace有和差別：
因為沒有groundplane則PCB上每一個信號線需要一對RETURNTRACE而
成為一個迴路，而如果很多的話，就必須有很多的RETURNTRACE所以造成
面積很多被佔用，而GROUNDPLANE則可這一方面的問題。
一般來說的情況：
COMPONETS和TRACE的比較
單層板—要以TRACEEMI為主COMPONETTRACE為次。
多層板---則要以COMPONETTRACE為主TRACE為次。
因為單層板PCB面過大，TRACE較長較多。
故EMI以TRACE為主。
而多層板則因TRACE較短較少，而COMPONET較多所以則以COMPONET
EMI為主。
電源線的佈局與解耦
PCB的地線佈局完成之後，接下來就是電源線的佈局。
若空間許可，電源線應與地線平行，但從實際觀點而言，此點未必可行。
電源線的雜訊通常可藉由適當的電源濾波電容與解耦電容將之濾除，網狀的地線（或接地平面）較網狀的電源線更為重要，因此佈局時，應優先考慮地線的佈局，其次再考慮電源線的佈局。
以下說明一些電源線雜訊抑制的方法。
電源線的瞬間突波電流（a）未加（b）加上解耦電容
電源線的雜訊耦合
PCB上的邏輯閘開關時，在電源線上會產生暫態的脈衝電流，由於電源線多少具有微小的電感性，如上圖（a）所示，因此在電源端產生雜訊干擾。
電源線的電感可藉由多層PCB（電源平面）來降低，或使用較慢的邏輯降低開關的速度，但前者將增加成本，而後者則降低了系統的性能。
在使用雙層PCB的前提下，電源線的雜訊干擾可藉由解耦電容來降低。
PCB的解耦電容可分為兩類，一類是置於IC旁的削尖電容（despikingcapacitor），另一類則是置於電源端的大型解耦電容（bulkdecouplingcapacitor）。
IC旁的削尖電容其特質為容量小、頻寬
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