锁相式数字频率合成器实验报告.docx
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锁相式数字频率合成器实验报告
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实践教学
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兰州理工大学
计算机与通信学院
2012年春季学期
《通信系统基础实验》设计项目
实验报告
设计题目：
锁相式数字频率合成器实验报告
专业班级：
设计小组名单：
指导教师：
陈昊
目录
一、设计实验目的3
二、频率合成基本原理4
2.1频率合成的概念4
2.2频率合成器的主要技术指标4
2.3锁相频率合成器5
三、锁相环技术6
3.1锁相环工作原理6
3.2锁相环CD4046芯片介绍6
四、基于锁相环技术的倍频器11
4.1HS191芯片介绍11
4.2基于锁相环技术的倍频器的设计12
4.2.1工作原理13
3.2.2Proteus软件仿真13
4.2.3硬件实现14
4.2.4锁相环参数设计15
五、总结与心得17
六、参考文献18
七、元器件清单19
一、设计实验目的
1.掌握VCO压控振荡器的基本工作原理。
2.加深对基本锁相环工作原理的理解。
3.熟悉锁相式数字频率合成器的电路组成与工作原理.。
二、频率合成基本原理
2.1频率合成的概念
频率合成是指由一个或多个频率稳定度和精确度很高的参考信号源通过频率域的线性运算，产生具有同样稳定度和精确度的大量离散频率的过程。
实现频率合成的电路叫频率合成器，频率合成器是现代电子系统的重要组成部分。
在通信、雷达和导航等设备中，频率合成器既是发射机频率的激励信号源，又是接收机的本地振荡器；在电子对抗设备中，它可以作为干扰信号放生器；在测试设备中，可作为标准信号源，因此频率合成器被人们称为许多电子系统的“心脏”。
早期的频率合成是用多晶体直接合成，以后发展成用一个高稳定参考源来合成多个频率。
20世纪50年代出现了间接频率合成技术。
但在使用频段上，直到50年代中期仍局限于短波范围。
60年代中期，带有可变分频的数字锁相式频率合成器问世。
60年代后期，全晶体管化的微波频率合成技术已应用于通信设备。
随着大规模集成电路的发展，新的全数字化的频率合成技术得以实现。
80年代频率合成技术进入毫米波范围。
频率合成技术广泛用于通信、导航、雷达和测量等设备中。
测量设备采用频率合成技术能提高测量精度，并易于与微处理机相结合，实现测量的自动化。
实际的频率合成设备通常采用以下三种技术：
1、直接频率合成，即DDS技术。
优点是响应快，缺点是成本高，且不能做到任意频率的合成，主要用于军事通信。
2、锁相环频率合成技术，即PLL。
优点是成本低，可合成任意频率，缺点是响应慢，主要用于民用设备。
3、DDS+PLL技术。
结合上述两者优点，主要用在专业领域。
在本文中我们主要采用锁相环频率合成技术。
2.2频率合成器的主要技术指标
在以下的性能指标中，转换时间在收发信机设计中将很大的程度上影响通信传输的有效性指标。
每一次发送接收的改变，都要经历一次频率合成的跟踪锁定过程。
频率合成器的性能需要一系列指标来表征，一般以下述基本指标衡量其优劣：
频率范围、频率分辨力、频率转换时间、频率准确度和稳定度、频谱纯度、系列化、标准化及模块化的可实现性、成本、体积及质量。
（1）频率范围：
指频率合成器输出频率最高和最低之间的频段宽度。
一般来说，频率范围决定于压控振荡器的频率范围。
（2）频率间隔：
指频率合成器2个相邻输出频率点之间的间隔，频率范围和频率间隔共同决定了信道数量。
（3）转换时间：
指频率值发生改变时完成转换并达到锁定所需的时间。
2.3锁相频率合成器
单环试锁环相频率合成器。
在基本锁相环路的反馈通道中插入分频器，就可构成单环锁相环频率合成器，其方框图如图1-1所示。
图2.1单环锁相环频率合成器
三、锁相环技术
3.1锁相环工作原理
锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控
图3.1锁相环的组成框图
制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成，锁相环的组成框图如图2.1所示。
压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
3.2锁相环CD4046芯片介绍
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高（约100MΩ），动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2.2是CD4046的引脚排列，采用16脚双列直插式，各引脚功能为：
1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平；2脚相位比较器Ⅰ的输出端；3脚比较信号输入端；4脚压控振荡器输出端；5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作；6、7脚外接振荡电容；8、16脚电源的负端和正端；9脚压控振荡器的控制端；10脚解调输出端，用于FM解调；11、12脚外接振荡电阻；13脚相位比较器Ⅱ的输出端；14脚信号输入端；15脚内部独立的齐纳稳压管负极。
图3.2CD4046引脚排列图
图2.3是CD4046内部电路原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。
比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。
当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。
从比较器Ⅰ的输入和输出信号的波形（如图2.4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。
图3.3CD4046内部电路原理框图
从图中还可知，fout不一定是对称波形。
对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％，这样才能使锁定范围为最大。
图2.3CD4046内部电路原理框图相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。
它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。
它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。
对相位比较器Ⅱ而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。
如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。
在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。
从相位比较器Ⅱ输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。
而当两个输入脉冲的频率和相位均相同时，相位比较器Ⅱ的输出为高阻态，则1脚输出高电平。
上述波形如图2.5所示。
由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。
图3.4相位比较器Ⅰ工作波形图图3.5比较器Ⅱ的输入和输出信号波形
CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。
当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。
由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。
当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。
VCO振荡频率的范围由R1、R2和C1决定。
由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。
一般规定CD4046的最高频率为1。
2MHz（VDD=15V），若VDD<15V，则fmax要降低一些。
CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。
源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。
齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。
综上所述，CD4046工作原理如下：
输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ,Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。
VCO的输出又经除法器再进入相位比较器I,继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。
若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。
下面介绍CD4046典型应用电路。
图3.6用CD4046的VCO组成的方波发生器
图2.6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。
振荡器的充、放电电容C1接在6脚与7脚之间，调节电阻R1阻值即可调整振荡器振荡频率，振荡方波信号从4脚输出。
按图示数值，振荡频率变化范围在20Hz至2kHz。
图2.6CD4046组成的方波发生器
图2.7是用CD4046与BCD加法计数器CD4518构成的100倍频电路。
刚开机时，f2可能不等于f1，假定f2
图3.7100倍频电路
滞后U0，则相位比较器Ⅱ输出UΨ为低电平。
UΨ经滤波后得到的Ud信号开始下降，这就迫使VCO对f2进行微调，最后达到f2/N=f1，并且f2与f1的相位差Δφ=0°，进入锁定状态。
如果此后f1又发生变化，锁相环能再次捕获f1，使f2与f1相位锁定。
四、基于锁相环技术的倍频器
4.1HS191芯片介绍
在数字逻辑系统中，使用最多的时序电路要算计数器了。
它是一种对输入脉冲信号进行计数的时序逻辑部件。
典型的中规模集成电路计数器74LS191是一个四位同步二进制加/减计数器。
其计数脉冲接到计数器所有触发器的CP输入端。
应翻转的触发器是同时翻转计数的，同时74LS191也称为可逆计数器，它既可作加运算，又可作减运算，当然可逆计数器不可能同时作两种运算，它是在加减控制信号的作用下，某一时刻作加运算或作减运算。
图3.1为HS191的引脚分布图。
引脚说明：
①当S=0,LD=1时，电路处于计数状态；②若U/D=0时，计数器74LS191作加法计数；若U/D=1时，计数器74LS191作减法计数；③当LD=0时，
图4.1HS191的引脚分布图
电路处于预置数状态，D0至D3的数据立刻被置入F0至F3中，而不受时钟输入信号CP1的控制；④S是使能控制端，当S=1时，T0至T3全部为0，这时F0至F3保持不变；⑤当作加法计数时U/D=0，且QAQBQCQD=1111时，C/B=1有进位输出；在减法计数时U/D=1，QAQBQCQD=0000时，C/B=1有借位输出。
图3.174LS191引脚排列图74LS191的功能真值表如表3.1所示。
表4.174LS191的功能真值表
要了解74LS191的工作过程，我们还必须清楚它的工作时序，图3.2即为74LS191的工作时序图。
图4.274LS191的工作时序图
4.2基于锁相环技术的倍频器的设计
频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。
在通信、雷达、测控、仪器表等电子系统中有广泛的应用，频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。
并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。
4.2.1工作原理
在现代电子技术中，为了得到高精度的振荡频率，通常采用石英晶体振荡器。
但石英晶体振荡器的频率不容易改变，利用锁相环、倍频、分频等频率合成技术，可以获得多频率、高稳定的振荡信号输出。
输出信号频率比晶振信号频率大的称
为锁相倍频器电路；输出信号频率比晶振信号频率小的称为锁相分频器电路。
锁相倍频电路组成框图如图3.3所示。
图4.3倍频电路组成框图
锁相环路对稳定度的参考振动器锁定，环内串接四位二进制加/减计数器74LS191，可以用计数器来分频。
通过改变分频器的分配比N（1~15），从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率f1，输入到锁相环的相位比较器（PC）。
锁相环的VCO输出信号经分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：
f1=f2/N故f2=N*f1，其中f1为晶体振荡器输出的基准频率。
当N变化时，就可以得到一系列的输出频率f2。
3.2.2Proteus软件仿真
图4.4Proteus软件仿真结果
电路图说明：
CD4046的6脚和7脚之间的电容C1，以及11、12管脚的电阻R1、R4决定了压控振荡器的输出频率，而C2，R2，R3则决定了锁相环锁定时间；74LS191的拨码开关则用来控制所设计的倍频器的倍频数N，两个频率计则分别用来显示输入信号的频率和压控振荡器的输出频率，也就是N倍于输入信号的频率。
（1）输入频率为500HZ，倍频器的计数值为15时，锁相环的输出频率为7500HZ，
运行结果如图3.5所示。
图4.5输入频率为500Hz，倍频数为15时的运行结果
（2）输入频率为1000HZ，倍频器的计数值为15时，锁相环的输出频率为15000HZ，运行结果如图3.6所示。
图4.6输入频率为500Hz，倍频数为15时的运行结果
4.2.3硬件实现
在本次课程设计中，我除了用软件仿真整个系统的工作过程外，我还买了相关的芯片和分立元件来做实物，在这个过程中也碰到很多问题，不过最后差不多都解决了，有一点还有疑问的是锁相环的参数能不能更精确地设置，使得输出的频率可以在10Hz到15KHz之间变化。
我将信号发生器连接到CD4046芯片的SIGIN端，并将VCOOUT端连接至示波器观察两个波形，发现整个系统基本能完成预定的功能，美中不足的是锁相环工作不太稳定。
这个问题的解决方法是适当修改锁相环的相关参数以达到题目的要求。
以下是硬件与仪器显示的图片
4.2.4锁相环参数设计
本设计中，N可变。
基准频率f1设定在10Hz-1000Hz连续可调，拨动74LS191的拨码开关用来改变N值，使N=1-15，则可产生f2=10Hz-15KHz的频率范围。
锁相环CD4046B的频率锁定范围取决于器件外围的电阻R1、R4及电容C1。
R2和C2则构成了锁相环CD4046B的外接低通滤波器。
如果不需R4的补偿，即R2为无穷大时，锁相环的输出频率范围为从零到最高输出频率fomax，那么fomax=1/（R1（C1+32pF）），此时fomin=0。
在特定的使用状态下，若要限制锁相环的输出频率范围，可通过R2的补偿作用来实现。
锁相环输出频率fo的估算式为：
fo=1/8*C1*（（V1-VGS）/R1+（VDD-2*VTP）/R4）。
这里，V1为锁相环压控振荡器的输入信号（即CD4046脚9的电平），其幅值正比于基准电压方波信号和锁相环比较信号之间的相位差；VGS和VTP分别为锁相环内部MOS管的栅-源极压降和栅极的开启阈值电平；VDD为锁相环工作电压即为5V。
根据题意要求，我们将R1设置为10KΩ,设置R4为150KΩ,C1设置为1000pF。
本电路要求锁相环的输出频率经过N分频后再输入到相位比较器2进行比较，即锁相环必须锁定在基准频率附近，由此可算出相应的参数值。
如果要N分频，需要另外的计数器或分频器电路，如计数器74HS191。
适当选择R2和C2，对改善环路捕捉性能及工作稳定性很有作用。
若取时间常数R2*C2的值较大，则会使环路跟踪较快变化的输入频率时引起过度的延迟；若取较小，则会使环路跟踪快速变化的输入信号时，引起锁相环输出频率的反常变化。
因此建议，选择R2=100kΩ，C2=1.8μF。
五、总结与心得
在这一周的时间内，我们先去图书馆借阅相关书籍，同时也在网上查阅了相关资料，从刚开始的什么都不懂，到现在能画出电路图仿真并做出实物，我们取得一个不小的进步，而且我发觉在学习过程中也充满了乐趣，我们了解了锁相环的工作原理，并画出了要求的设计图，终于实现了锁相环的功能，能在一定的范围内对外部信号锁相，此外，我还买了相关电路元件到实验室做实物，在这过程中，也遇到过不少问题，大多数是把芯片的引脚接错了，经过修改之后，基本上能达到课题的要求，只是锁相环的工作稳定性不是很高，这一点有望在以后的学习和实践中去提高。
通过本次课设，我对锁相环的工作原理及其应用有了较深的理解，锁相环应用很广，锁相环是在无线电发射中使频率较为稳定的一种方法。
我们的题目是频率合成器电路设计，在这段时间我们遇到了好多问题，当遇到不会或是设计不出来的地方，我们就会向老师请教或是同学之间相互帮助，这样问题就被解决了。
这让我们体会到了合作与团结的力量，
最后感谢老师对我们的精心指导和帮助，感谢同学们对我的帮助。
六、参考文献
[1]樊昌信,张甫翊,徐炳祥.通信原理.北京：
国防工业出版社，2001
[2]林春方高频电子线路[M]北京：
电子工业出版社，2009
[3]武秀玲.高频电子线路.西安：
西安电子科技大学出版社，1995
[4]张厥盛，曹丽娜.锁相与频率合成技术.成都：
电子科技大学出版社，1995
[5]王福昌,鲁昆生.锁相技术.武汉：
华中科技大学出版社,1997
[6]钱聪、陈英梅通信电子线路[M]北京：
人民邮电出版社，2004
七、元器件清单
元件序号
型号
主要参数
数量
U1
74LS191
1
U2
4045
1
U3
R1
10kΩ
3
U4
R2
100Ω
1
U5
R3
1kΩ
1
U6
R4
150kΩ
1
U7
C1
1000μF
1
U8
C2
1μF
1
U9
C3
15nF
1
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