帧同步信号提取电路功能模块的设计与建模.docx
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帧同步信号提取电路功能模块的设计与建模
课程设计任务书
学生姓名：
专业班级：
指导教师：
工作单位：
题目:
帧同步信号提取电路功能模块的设计与建模
初始条件：
（1）MAXPLUSII、QuartusII、ISE等软件；
（2）课程设计辅导书：
《通信原理课程设计指导》
（3）先修课程：
数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:
（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）
（1）课程设计时间：
1周；
（2）课程设计题目：
帧同步信号提取电路功能模块的设计与建模；
（3）本课程设计统一技术要求：
按照要求题目进行逻辑分析，掌握实现插入式帧同步的方法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；
（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；
（5）写出本次课程设计的心得体会（至少500字）。
时间安排：
第19周
参考文献：
段吉海.数字通信系统建模与设计.北京：
电子工业出版社，2004
江国强.EDA技术与应用.北京：
电子工业出版社，2010
JohnG.Proakis.DigitalCommunications.北京：
电子工业出版社，2011
指导教师签名：
年月日
系主任（或责任教师）签名：
年月日
目录
1.帧同步及原理分析1
1.1.帧同步：
1
1.2帧同步信号提取电路功能模块原理分析：
1
1.2.1识别器的建模1
1.2.2基于VHDL识别器建模2
2实验代码及实验波形：
4
2.1移位寄存器代码及分析：
4
2.2译码器的代码及分析：
5
2.3判决器的代码及分析：
7
2.4帧同步运行总代码：
8
2.4实验总波形图10
3.心得体会11
4.参考文献12
1.帧同步及原理分析
1.1.帧同步：
通信系统接收到的是码元序列，这个序列需要用标志码去进行帧起始定位，这个标志码即帧同步，也成为群同步码。
帧同步码需要有特殊的性质，以区别于所传输的信息序列。
帧同步是指帧同步码的插入和提取功能的实现，帧同步是保证数字通信系统正常工作的必要环节。
1.2帧同步信号提取电路功能模块原理分析：
PCM30/32系统在发送端按照某一波特率编排成一定的帧结构形成同步数据流，然后送入信道传送。
对于接收端的数据解调，首先要从同步数据流中提取位同步信息，然后提取帧同步信息。
而帧同步提取性能的好坏直接影响整个数据的解调质量，甚至影响整个通信系统的性能。
传统的帧同步提取采用硬件实现，有电路复杂、门限电平不容易调整等缺陷，随着可编程器件的不断发展，用可编程器件来实现数据流中帧同步信号的提取，能使设备简化、检测电平容易控制，同时也提高了设备的可靠性和生产的一致性。
实现帧同步的方法主要有两类：
一类是插入特殊码法，即插入式帧同步法，它在数字信息码序列中插入一些特殊码组作为每帧的帧头标志，而在接收端则根据这些码组的位置来实现帧同步。
另一类是利用数据组本身之间彼此不同的特性来实现自同步，不需要专门的帧同步码。
本课题主要研究插入式帧同步法。
所谓连贯式插入法是指在每帧的开头集中插入帧同步码组的方法。
用做帧同步码组的特殊码组要求具有尖锐单峰性的局部自相关函数。
常用的帧同步码组有巴克码。
要提取连贯式插入法的帧同步信号，关键是能否把特殊码组从信号流中识别出来。
下面介绍的一帧信号是基于32位的信息码组，而巴克码是七位的。
1.2.1识别器的建模
识别器的功能主要是把巴克码从信息流中识别出来。
由于信息流是串行输入，所以首先要把码流转换为并行输出，因而很容易想到用移位寄存器。
又因为巴克码具有尖锐的单峰性，而且j=0时，R（j）=1+1+1+1+1+1+1=7,所以想到相加器，当输入是巴克码时，相加器输出就是7，否则就输出其他值。
图1模型图表示七位巴克码“1110010”的识别器，移位寄存器中的每个D触发器都从Q端输出。
输入码
D7D6D5D4D3D2D1
相加器
判决器
判决输出
图1七位巴克码识别
各移位寄存器输出端的接法和巴克码的规律一致，这样识别器实际上就是对输入的巴克码进行相关运算。
图2（a）给出了从巴克码转换成帧同步脉冲的关系，当七位巴克码在图9-2（a）中的时刻正好已全部进入了7个移位寄存器时，7个移位寄存器输出端都输出+1，相加后得最大输出+7；若识别器的判决门限电平定为+7，那么就在七位巴克码的最后一位“0”进入识别器时，识别器输出一帧同步脉冲表示一帧的开始，如图2（b）所示。
图2识别输出信号与巴克码的关系
1.2.2基于VHDL识别器建模
根据图1，可把识别器分为三个部分。
其中第一个部分完成移位功能，第二部分完成将移存器的七位输出码进行译码处理，即将“1111111”译码为“111”，将移存器的七位输出码中含一位“0”码的码组，如“1110111”等译码为“1l0”，其他情况译码为“000”。
这样做的目的是只考虑自动门限为7和6两种状态，以减小假同步概率。
第三部分是判决器，判决器比较识别器的译码输出和门限的大小，若自动门限为7，识别器译码输出状态也为7，则输出为高电平，译码输出小于7，则输出为低电平；若自动门限为6，识别器译码输出大于或等于6，则输出高电平，其他情况则输出低电平。
整个识别器模块的建模模型如图3所示。
图3识别器模块的建模模型
其中，译码器能实现当七位寄存器输出的是“1111111”时，译码器输出就是“111”；有一位错码输出即七位输出中只有一位是“0”的时候，译码器输出就是“110”，其他情况输出就为“000”。
图4是它的流程图。
图4译码器流程图模型
判决器的功能相当于一个比较器，即当巴克码识别器的输出大于等于自动门限的输出时，就输出一个“1”脉冲，否则就输出“0”脉冲。
根据这样的要求，可以建立如图5所示的建模流程图。
图5判决器建模流程图
2实验代码及实验波形：
2.1移位寄存器代码及分析：
（1）实验代码：
libraryIEEE;
useIEEE.std_logic_1164.all;
useIEEE.std_logic_arith.all;
entitystep_registeris
port（
CLK_1:
INstd_logic;
a:
INstd_logic_vector（0to6）;
b1,b2,b3,b4,b5,b6,b7:
OUTstd_logic）;
endstep_register;
ARCHITECTUREbehavOFstep_registeris
BEGIN
PROCESS（a）
BEGIN
b1<=a（0）;
b2<=a
（1）;
b3<=a
（2）;
b4<=a（3）;
b5<=a（4）;
b6<=a（5）;
b7<=a（6）;
ENDPROCESS;
end
（2）程序分析：
移位寄存器用于实现巴克码的串性输入→并行输出，将数据从a口串行输入经由芯片再由b口并行输出。
使译码器能够接收到并行的巴克码，便于对巴克码的运算。
（3）实验波形如图6：
图6
2.2译码器的代码及分析：
（1）实验代码：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityZTBis
port（a,b,c,d,e,f,g:
instd_logic;
selt:
outstd_logic_vector（2downto0））;
endZTB;
architecturepassofZTBis
signalsel:
std_logic_vector（6downto0）;
begin
sel<=a&b&c&d&e&f&g;
process（sel）
begin
caseselis
when"0111111"=>selt<="110";
when"1011111"=>selt<="110";
when"1101111"=>selt<="110";
when"1110111"=>selt<="110";
when"1111011"=>selt<="110";
when"1111101"=>selt<="110";
when"1111110"=>selt<="110";
when"1111111"=>selt<="111";
whenothers=>selt<="000";
endcase;
endprocess;
endpass;
（2）代码分析：
将移位寄存器的并行输出进行检码，即将“1111111”译码为“111”，将移存器的七位输出码中含一位“0”码的码组，如“1110111”等译码为“1l0”，其他情况译码为“000”。
这样做的目的是只考虑自动门限为7和6两种状态，以减小假同步概率。
（3）实验波形如图7所示：
图7
2.3判决器的代码及分析：
（1）实验代码：
libraryIEEE;
useIEEE.std_logic_1164.all;
useIEEE.std_logic_arith.all;
entitypanjueis
port（
:
INstd_logic_vector（2downto0）;
a:
INstd_logic_vector（2downto0）;
b:
OUTstd_logic）;
endpanjue;
ARCHITECTUREbehavOFpanjueis
begin
process（a,c）
begin
if（c="111"）then
if（a="111"）thenb<='1';
elseb<='0';
endif;
elseif（c="110"）then
if（a="000"）thenb<='0';
elseb<='1';
endif;
endif;
endif;
endprocess;
end;
（2）代码分析：
判决器比较识别器的译码输出和门限的大小，若自动门限为7，识别器译码输出状态也为7，则输出为高电平，译码输出小于7，则输出为低电平；若自动门限为6，识别器译码输出大于或等于6，则输出高电平，其他情况则输出低电平。
（3）实验波形如图8所示：
.
图8
2.4帧同步运行总代码：
libraryIEEE;
useIEEE.STD_LOGIC_1164.ALL;
useIEEE.STD_LOGIC_ARITH.ALL;
useIEEE.STD_LOGIC_UNSIGNED.ALL;
entitystepping_registeris
Port（CLK:
INstd_LOGIC;
da:
INstd_logic_vector（0to6）;
ans:
OUTstd_logic;
men:
INstd_logic_vector（2downto0））;
endstepping_register;
architectureBehavioralofstepping_registeris
componentstep_register
port（
CLK_1:
STD_LOGIC;
a:
INstd_logic_vector（0to6）;
b1,b2,b3,b4,b5,b6,b7:
OUTstd_logic）;
endcomponent;
componentZTB
port（a,b,c,d,e,f,g:
instd_logic;
selt:
outstd_logic_vector（2downto0））;
endcomponent;
componentpanjue
port（c:
instd_logic_vector（2downto0）;
a:
instd_logic_vector（2downto0）;
b:
outstd_logic）;
endcomponent;
signald1,d2,d3,d4,d5,d6,d7:
STD_LOGIC;
signalabin:
std_logic_vector（2downto0）;
begin
u0:
step_register
portmap（CLK_1=>CLK,a=>da,b1=>d1,b2=>d2,b3=>d3,b4=>d4,b5=>d5,b6=>d6,b7=>d7）;
u1:
ZTBportmap（d1,d2,d3,d4,d5,d6,d7,abin）;
u2:
panjueportmap（men,abin,ans）;
endBehavioral;
2.4实验总波形图
图9运行波形图
3.心得体会
通信系统原理是通信专业中的一门重要而又基础的学科，在日常的学习中要注意理论与实际的结合以及以实践充实理论的能力。
在实验中，我可扶了最初的对软件的不熟悉，在认真的请教了同组的同学以及查阅资料后，我慢慢的掌握了基本的操作，结合其他学科的相关知识后，最终完成了这次课程设计。
本次课程设计要求我们有清晰地思路，良好的思维能力，动手能力，语言表达能力，并且更重要的是要有较大的耐心。
它培养了学生的自学能力，这次课程设计主要是自己去查看资料，与同组的同学探讨后独立完成程序的编译。
培养了我们的独立思考的能力，也需要我们在遇到某些自己难以一个人解决问题时，与同学之间互相交流，培养了我们的团队合作能力。
总的来说，这次数字信源码产生的课程设计让我受益匪浅，让我学会怎样去接触和学习一项新的知识，怎样克服困难去完成一项任务。
并且让我懂得课本知识与实践的区别，在学习课本知识之余，要多锻炼自己的动手能力。
其次，以前对于通信原理的一些知识点还处于一知半解的状态上，但是经过这次课程设计，我对于数字信源中码产生在数字信源中的作用，数字信源码产生的基本工作原理，其组成模块等等都有了更进一步的掌握。
同时还对码的传输过程中的串并行有了更深的了解以及对模块的分析及功能游了深刻的了解。
通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。
在设计的过程中遇到问题，可以说得是困难重重，但任何事情难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。
在以后的学习生活中要注意知识的牢固掌握以及合理运用，避免死读书，读死书，学到而用不出的悲剧。
4.参考文献
[1]段吉海.数字通信系统建模与设计[M].北京：
电子工业出版社，2004
[2]江国强.EDA技术与应用[M].北京：
电子工业出版社，2010
[3]JohnG.Proakis.DigitalCommunications.[M]北京：
电子工业出版社，2011.
[4]MarkZwolinski，VHDL数字系统设计电子工业出版社，2004
[5].樊昌信，曹丽娜，通信原理（第六版）国防工业出版社，2007
[6].谈世哲、李建，基于xilinxISE的fpga设计与应用电子工业出版社，2008
本科生课程设计成绩评定表
姓名
性别
专业、班级
课程设计题目：
帧同步信号提取电路功能模块的设计与建模
课程设计答辩或质疑记录：
成绩评定依据：
最终评定成绩（以优、良、中、及格、不及格评定）
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