全国大学生电子设计竞赛简易频率特性测试仪E资料.docx
《全国大学生电子设计竞赛简易频率特性测试仪E资料.docx》由会员分享，可在线阅读，更多相关《全国大学生电子设计竞赛简易频率特性测试仪E资料.docx（13页珍藏版）》请在冰豆网上搜索。
全国大学生电子设计竞赛简易频率特性测试仪E资料
2013年全国大学生电子设计竞赛
简易频率特性测试仪（E）
【本科组】
2013年9月6日
摘要
本作品以FPGA和单片机为控制核心及数据处理核心，采用高分辨率DDS9854芯片产生1MHz-40MHz以0.1MHz为最小步进单位的任意频率正交扫描信号，其频率稳定度、幅度平衡误差、幅度平坦度及扫频时间均满足要求。
通过精确的参数选择制作的RLC串联谐振电路其中心频率误差、有载品质因数、有载最大电压增益符合设计要求。
利用零中频正交解调原理，经乘法器、低通滤波器、A/D转换后将信号送入FPGA控制模块运算得到被测RLC网络的幅频特性和相频特性数据，最终在液晶显示屏和示波器上同时显示幅频特性和相频特性数据及曲线。
用键盘通过单片机控制系统设置点频、扫频步进和扫频频率范围，人机交互界面友好。
报告中阐明了软硬件设计依据及相关电路，给出了系统功能和性能测试结果。
关键词：
正交解调原理；扫频；频率特性测试仪；FPGA；DDS
Abstract
ThisworkisbasedonFPGAandsinglechipmicrocomputerasthecontrolcoreandthedataprocessingcore,usinghighresolutionDDS9854chipgenerate1MHzto40MHzanyfrequencyorthogonalscanningsignal,whosesmalleststepunitis0.1MHz.Thefrequencystability,amplitudebalanceerror,amplitudeflatnessandfrequencysweepingtimeareallsatisfythedesignrequirements.Throughchoosingthepreciseparameters,producedtheRLCseriesresonantcircuit,whosecenterfrequencyerror,loadedqualityfactor,loadedmaximumvoltagegainareallmeetthedesignrequirements.Usingthezeroifquadraturedemodulationprinciple,makethesignalthroughthemultiplier,lowpassfilter,A/Dconversioninturn,andthenputitintotheFPGAcontrolmoduletocalculatetheamplitudefrequencycharacteristicandthephasefrequencycharacteristicdataofthetestedRLCnetwork,finallyshowtheamplitudefrequencycharacteristicandphasefrequencycharacteristicdataandcurveonbothLCDscreenandoscilloscope.Usingthesinglechipcontrolledkeyboardsetpointfrequency,sweepfrequencystepandsweepfrequencyrange,italsohasfriendlyman-machineinterface.Thereportdescribesthesoftwareandhardwaredesignbasisandrelevantcircuit,thetestresultsofsystemfunctionandperformancearealsopresented.
Keywords:
Quadraturedemodulationprinciple,sweepfrequency,frequencycharacteristictester,FPGA,DDS
1方案比较与选择
综合分析题目要求，AD9854为具有80管脚的贴片芯片，制作DDS9854模块PCB是本题的最大难点，也是制作的重点之一。
另一难点是信号源输出频率范围为40MHz时，AD的转换速度至少要在200MHz以上，这样高速的AD市场上基本找不到，价格也相当昂贵。
此外，在整个电路的设计中，要考虑其成本和性价比。
1.1扫频信号产生方案
方案一：
采用数字直接频率合成技术（DDFS）。
以单片机和FPGA为控制核心，利用FPGA中的N位地址存储相应的正弦表值，通过改变频率控制字K，寻址相位累加器波形存储器的数据，以产生所需频率的正弦信号fout=fin*K/2N。
该方案频率比较稳定，抗干扰能力强，但程序实现会有一定的繁琐性，并且会占用FPGA的大量资源。
方案二：
采用程控锁相环频率合成方案。
锁相环频率合成是将高稳定度和高精确度的标准频率经过加减乘除的运算产生同样稳定度和精确度的大量离散频率，在一定程度上既解决了频率稳定精确、又解决了频率在较大范围可变的矛盾，能产生方波，通过积分电路就可以得到同频率的三角波，再经过滤波器就可以得到正弦波，但采用了多次积分电路，这种具有惰性特性的电路误差大且不能满足相频曲线和幅频曲线的输出要求，功能扩展能力有限
方案三：
采用数字频率发生器DDS芯片AD9854。
AD9854是AD公司采用先进的DDS技术生产的具有高级集成度的DDS器件，它的最高工作时钟为300MHz，正常输出工作频率范围为0～140MHz，精度可达0.04Hz，它还具有调频和调相功能，通过单片机的适当控制便可产生高带宽的正弦波信号。
根据题目要求，结合性价比，选用AD9854。
该方案产生的信号频率稳定度较好，操作简易，但抗干扰性有一定的不足。
综上论证比较：
与DDFS及锁相环频率合成相比，采用DDS芯片合成正弦信号的频率建立与切换简单，频率单一，频率覆盖范围广，精度高，可控性强，功能扩展能力大。
故采用方案三。
1.2相位检测方案
方案一：
A/D采样查找最值法。
A/D采样查找最值法。
采用两片高速A/D转换器同时对输入的两路信号进行等时间等间隔采样并将其分别存储，然后对所测信号的波形数据进行分析。
用单片机扫描存储在RAM中的波形数据，查找出两部分数据的最大值或最小值，计算出两片A/D转换器采集两部分波形数据的最大值或最小值的时间间隔，则信号的相位差可由下式得到：
Фx=（Tx/T0）*360°
其中，Tx为两路信号相临最值的时间间隔，T0为信号周期。
这种方案需要用软件对大量的波形数据进行处理才能达到较高的精确度且采集时间间隔难以精确控制。
方案二：
FPGA鉴相法。
基于FPGA数字逻辑处理功能。
将待测网络的正弦信号输入和输出端分别通过一个过零比较器，对两路方波信号进行“异或”操作，所得脉冲的宽度可反映相位差的大小，这就将对信号相位差测量转化成对脉冲的占空比的测量。
分别测量脉冲高电位时间内与原方波周期内的基准源脉冲数Nh与Nt。
则信号相位差为：
Фx＝（Nh/Nt）*360°
这种方案以主控芯片的时钟信号作为计数脉冲，但原方波信号及脉冲信号都是单个不长的时间单位，其数值相对较小，故存在误差。
当待测信号频率较高时误差会更大。
方案三：
考虑方案二中误差的主要来源，测量中采用多周期同步计数法，此方案基于方案二，对输入信号周期进行填充式脉冲计数。
其原理为：
用FPGA产生一个门宽为1秒的闸门信号，将DDS的40MHz时钟频率7倍频为280MHz，用闸门信号与倍频时钟脉冲“相与”送入计数器1，进行计数，计数值为N1。
将同步闸门信号、鉴相脉冲和时钟脉冲三者“相与”后送入记数器2，进行计数，计数值为N2，则相位差为：
Фx＝（N2/N1）*360°。
此方法缺陷来自于所取的闸门信号宽度并非整个原信号周期，这样会带来一定的误差，但其实这种误差在允许范围内是可以忽略的。
总体上在测量高频率时更精确。
综上采用此方案。
1.3幅值检测
方案一：
峰值检波法。
用二极管电路和电压跟随器组成的峰值检波电路，其原理为：
当输入电压正半周通过时，检波管导通，对电容C充电。
适当选择电容值，使得电容放电速度大于充电速度，这样，电容两端的电压可以保持在最大电压处从而实现峰值检波。
二极管D2用于补偿D1的导通压降，提高测量精度。
为隔离后级，增加由运算放大器构成的射极跟随器。
此电路能够检测的信号频率范围很宽，被测信号频率低时检波的纹波较大，通过增加小电容和大电容并联构成的电容池可以滤除纹波，但二极管的管压降必然会带来一定误差，此电路只适合于测量中高频率段的信号。
方案二：
采用真有效值芯片AD637。
所谓“真正有效值”亦称真均方根值。
借助TRMS/DC转换器对输入电压进行“平方-取平均值-开平方”运算，就能获得交流电压的有效值。
在输入有效值为1V时1%误差的带宽可达到200kHz。
综合论证，峰值检波法在低幅度、过低或过高频时误差较大，而应用集成真有效值检测芯片AD637进行有效值检波具有准确度高、测量面广、显示直观的优点，故采用方案二。
1.4数据处理和控制系统选择
方案一：
采用FPGA最小系统。
即由FPGA来实现整个系统的统一控制和数据处理。
方案二：
采用FPGA+单片机最小系统板。
即由FPGA和单片机来实现数据处理和人机界面控制等功能。
本系统涉及大量的数据存储和复杂处理，方案一虽然将FPGA的资源充分利用，但控制键盘和液晶不方便。
而通过FPGA控制处理大量的数据存储和复杂运算，由单片机控制键盘和液晶能够使系统相互补充。
故采用方案二。
2理论分析与计算
2.1系统原理
系统总体框图如图1所示。
系统由电源模块、正交扫频信号源、被测RLC网络、乘法器、低通滤波器、AD转换模块、FPGA控制模块、单片机控制模块及显示模块等构成。
图1系统总体框图
电源部分由220V交流取电，经变压、整流、滤波（AC–DC变换）后，由开关电压芯片降压，再经线性稳压至+5V，+12V，–12V三路电源供DDS9854等模块使用，在此不再详述。
2.2RLC被测网络设计
图2所示是RLC串联电路，其中R是电感线圈的内阻，电路中有正弦电流
（
=Imsinωt）通过，根据基尔霍夫定律有：
其中电抗
=
—XC，电路的阻抗Z=R+jX。
图2RLC串联谐振电路
分析可知当电感上的电压与电容的电压相等时，它们正好相互抵消，电路中的电流和电压同相位，这时电路就发生谐振。
调整图2的电路参数或者改变外加电压的频率，使电抗
=
—XC=0
即
—1/（
）=0
（1）
这时电路中的阻抗Z=R+jX=R是电阻性的，故电流与电压同相位，也就是说电路发生谐振。
由于电路中的电阻、电感、电容元件是串联的，故称为串联谐振。
由
（1）式得谐振时的角频率
谐振频率f0=1/（2*π*
）
（2）
电路谐振时，电压U=RI，电感线圈或电容上的电压UL=UC=XLI=XCI。
谐振时电感或是电容的两端的电压与外加电压的比值称为谐振电路的品质因数。
是用来评价回路损耗大小的指标。
一般，Q值在几十到几百范围内。
品质因数
Q=UL/U=XLI/RI=XL/R=ω0L/R（3）
当Q=4，f0=20MHz，R=51Ω时，计算的L=1.5μH，C=39pF
则f0=
=20.8085MHz
精度误差=
=0.04
Q=
=3.8454
精度误差=
=0.0077
精度符合题目要求。
RLC谐振仿真电路图如图3示，RLC谐振仿真频谱图如图4示。
通过仿真图可以看出，其中心频率、有载最大电压增益均符合题目要求。
图3RLC谐振仿真电路图
图4RLC谐振仿真频谱图
2.3正交解调原理
正交解调也叫正交基带变换，其目的是去掉调制信号中的载频，将信号变换到零中频（基带）。
一个载频为ωc的调制信号可以表示为：
x（t）=a（t）cos[
+θ（t）]
则其复信号解析为：
z（t）=a（t）cos[
+θ（t）]+ja（t）sin[
+θ（t）]
其中a（t）表示为信号的瞬时包络，α（t）=
+θ（t）表示信号的瞬时相位，而
ω（t）=dα（t）/dt=
+θ′（t）表示信息的瞬时角频率。
各种调制方式的信号调制信息都包括在这3个特征量中。
经正交解调后得到的零中频信号（基带信号）为：
ZB（t）=a（t）cosθ（t）+ja（t）sinθ（t）=
（t）+j
（t）
式中
（t）=a（t）cosθ（t）
（t）=a（t）sinθ（t）
（t）和
（t）分别为基带信号中的同相分量和正交分量，或称为I路分量和Q路分量。
2.4DDS信号源
根据DDS原理所产生的波形频率为：
=
式中
为基准频率，M为相位增量因子，N为累加器的位数，在本系统中，N=48，
为280MHz（DDS七倍频40*7=280）。
取40MHz，则频率的最小步进为
=280*
*
=1μHz。
3电路与程序设计
3.1椭圆滤波器设计
设计了–3dB截止频率为40MHz的7阶无源椭圆滤波器。
根据滤波器设计手册中的归一化设计表格，可以查找得到所需要的电容电感值。
并通过滤波器软件仿真，根据仿真得到的幅频特性曲线对电容电感值做调整。
图5、图6分别为40MHz的7阶椭圆滤波器的仿真电路及幅频特性曲线图。
实际测试结果为：
截止频率为40.4MHz，带内起伏不大于0.6dB。
图540MHz7阶椭圆滤波器仿真电路
图640MHz7阶椭圆滤波器幅频特性仿真曲线图
3.2乘法器电路设计
采用模拟乘法器AD835作为信号的调制和解调单元。
AD835是一款电压输出四象限模拟乘法器，带宽高达250MHz，很适合宽带调制和解调应用。
由于片内电路的优化和带隙电压基准的使用，AD835的输出噪声典型值仅为50Nv/
，保证尽可能小的失真，另外，AD835需要的外围电路非常少，配置相当方便，其典型连接如图7所示。
图7乘法器电路
其中X、Y、Z为信号输入端，W为信号输出端，W和Z之间的电阻网络起微调电路增益的作用。
3.3程序设计
图8所示为FPGA+单片机系统主流程图，其余子模块在此不再详细介绍。
单片机通过扫描获取用户通过键盘输入的命令信息，同时将设置信息显示在LCD上，以方便用户知道获知系统当前状态和进行后续操作，单片机根据用户命令信息进行相应的计算处理后将结果送至FPGA进行相应的操作控制，FPGA根据单片机送来的相关信息控制相关模块完成相应操作。
图8系统主流程图
4测试方案与测试结果
4.1测试条件与仪器
测试条件：
检查多次，仿真电路和硬件电路必须与系统原理图完全相同，并且检查无误，硬件电路保证无虚焊。
测试仪器：
数字示波器：
DS1052E，数字合成函数信号发生器：
ATTENATF20B数字合成函数信号发生器，四位半万用表：
FLUKE。
4.2测试方法和测试结果
（1）电源电压220V市电加到自制线性稳压电源上。
通过键盘控制改变输入频率并在液晶上显示输入频率，在示波器上观察测试输出频率和测试电压值，测试数据如表1所示。
表1正交扫频信号源频率稳定度测试
设定频率（MHz）
仪器测量值（MHz）
稳定度（×10-4）
峰值电压（V）
1
1.0001
1
5.0
1.1
1.0992
-0.7273
5.0
2
2.0001
0.5
5.0
2.5
2.5002
0.8
5.0
3
3.0001
0.3
5.0
4
4.0003
0.75
4.99
5.5
5.5004
0.77
4.99
7
7.0005
0.7142
4.98
10
10.0004
0.4
4.98
10.2
10.2001
0.1
4.96
15
15.0005
0.3333
4.96
20
20.0008
0.4
4.95
25
25.0006
0.24
4.95
28
28.0005
0.17857
4.94
30
30.001
0.33333
4.94
35
35.0018
0.51429
4.94
36
36.002
0.55556
4.93
37
37.001
0.27027
4.93
38
38.0008
0.21053
4.92
39
39.0012
0.30769
4.91
40
40.0001
0.25
4.91
（2）自制被测网络测试，输入2V正弦波信号，测试数据如表2所示。
表2自制被测网络测试数据
频率/MHz
电压/mV
频率/MHz
电压/mV
频率/MHz
电压/mV
14
326
18
660
22
643
15
362
19
920
23
517
16
416
20
1.27
24
402
17
520
21
933
25
354
（3）正交两路信号幅度在同频点上的相对误差测量数据如表3所示。
表3正交信号相对误差测试结果
频率/MHz
/V
/V
（
-
）/
1MHz
5
5
0
4MHz
4．96
4.99
0.002
15MHz
4.90
4.96
0.012
23MHz
4.87
4.95
0.016
30MHz
4.80
4.94
0.029
35MHz
4.78
4.94
0、033
40MHz
4.71
4.91
0.042
（5）键盘控制输入扫频范围，观察扫频输出。
4.3测试结果分析
由测试数据可知正交扫频信号源频率输出满足题目要求。
频率稳定度从频率计的显示数据看，显示的频率稳定度在
以内。
扫频信号电压的峰峰值>=1V,幅度平坦度<=5%，幅度平衡误差的绝对值≤5%。
本系统实现了题目要求的大部分功能，整体性能取得了较为满意的效果。
5参考文献
[1]康华光.电子技术基础（模拟部分）（第五版）.北京：
高等教育出版设，2006.
[2]张肃文.高频电子线路（第三版）.北京：
高等教育出版社，2006
[3]马忠梅.单片机的C语言语言应用程序设计.北京：
北京航空航天大学出版社
[4]李朝青.单片机原理及接口技术.北京：
北京航空航天大学出版社
[5]汪国强.EDA技术与应用（第二版）.北京：
电子工业出版社
6附图：
正交扫频信号源电路原理图
升级会员 