用CMOS传输门和CMOS非门设计边沿D触发器北京交通大学.docx
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用CMOS传输门和CMOS非门设计边沿D触发器北京交通大学
数字电子技术研究性课题
用CMOS传输门和CMOS非门设计边沿D触发器
姓名：
学号：
学院：
电子信息工程学院
班级：
指导教师：
侯建军
日期：
2013/11/25
摘要
本文用CMOS传输门和非门设计边沿D触发器。
首先说明了电路原理，阐明电路的组成结构。
写出特征方程，画出特征表，激励表与状态图。
计算出激励信号D的保持时间和时钟CP的最大频率。
并将设计的D触发器转换成JK触发器和T触发器。
还研究了CMOS触发器在时钟边沿的工作特性及总结，分析了CMOS触发器的功耗情况，阐述了双边沿触发器的工作原理，最后阐述了自己的感想。
关键词：
D触发器边沿触发CMOS传输门CMOS非门
Abstract
ThispapermainlydiscussestheedgeDflip-flopusingCMOStransmissiongateandgatedesign.TheedgeDtriggerinteachingmaterialismaintainingblockedgeDflip-flop,useTTLcontrolsinto,andthispracticeisusedininnovativeways:
withtheuseofCMOStransmissiongateandthegatetotheedgeDflip-flop.Atthesametimealsoanalyzedthesetuptime,holdtime,anddelaytime,thehighestfrequencyanalysismethod.AlsofocusedonCMOStriggerclockedgecharacteristics.Andhascarriedonthesummary.Aswellasthecontrastbetweenthechip,inpracticalapplicationarepresented.Suggestions.
Keywords:
Dtrigger;triggeredge;CMOStransmissiongate;CMOSgate
绪论
触发器按触发方式的不同，可分为电平触发器、主从触发器和边沿触发器。
边沿触发器指的是触发器只接收在时钟脉冲CP的上升沿或下降沿到来时的输入数据，而其他时刻不接收输入数据的这类触发器。
边沿触发器只要求激励信号在时钟触发边沿的前后几个延迟时间内保持不变，触发器就可以稳定工作。
电平触发器在CP=1期间，输入信号始终作用于触发器。
如果输入信号出现干扰，发生多次改变，那么触发器的状态也会发生多次的翻转，因此抗干扰能力不高。
同步触发方式存在空翻，为了克服空翻。
边沿触发器只在时钟脉冲CP上升沿或下降沿时刻接收输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗干扰能力，它没有空翻现象。
边沿触发器在CP正跳变（对应上升沿触发器）以外期间出现在D端的数据变化和干扰不会被接收，因此具有较强的抗干扰能力而被广泛应用，它除了用来组成寄存器外，还用来组成计数器和移位寄存器等。
边沿触发器主要有维持阻塞D触发器、边沿JK触发器等。
其内部电路通常是由TTL门构成。
本文主要论述的内容是用CMOS传输门和CMOS非门设计边沿D触发器。
第1章电路组成结构及其原理
1.1边沿D触发器
触发器是构成时序逻辑电路的基本逻辑部件，它有两个稳定的状态，即0状态和1状态。
在外界信号的作用下，可以从一个稳态转变为另一个稳态，无外界信号作用是状态保持不变。
因此，触发器可作为二进制存储单元使用。
和TTL门电路相同，CMOS门也可以组成基本RS触发器、JK触发器、D触发器等。
但和TTL门电路不同的是，由CMOS门构成的各类触发器一般为边沿触发器。
触发器是一种时钟记忆原件，具有一个控制输入的讯号CP，对于D触发器来说，不论D触发器的初态如何，在时钟CP的上升沿的作用下，触发器的状态均与输入信号D一致。
其他时候输出则维持不变，图1-1为D触发器的时序图。
图1-1
1.2CMOS门电路
CMOS反相器是数字集成电路中最基本的单元电路。
其电路如图1-2所示。
图1-2
当输入为低电平时，T1截止，内阻很大，T2导通，内阻很小。
电路中电流近似为零（忽略T1的截止漏电流），输出为高电平。
同理，当输入为高电平时，T1导通，T2截止，输出为低电平。
可见电路实现非逻辑功能。
CMOS传输门与CMOS反相器一样，也是构成各种逻辑电路的一种基本单元电路。
CMOS传输门的输出与输入端可以互换。
一般输入电压变化范围为0～UDD，控制电压为0或UDD。
CMOS传输门电路图和逻辑符号如图1-3、图1-4所示。
图1-3图1-4
当C为低电平时，T1、T2截止，传输门相当于开关断开。
CL上电压保持不变，传输门可以保存信息。
当C为高电平时，T1、T2中至少有一只管子导通，使UO=UI，相当于开关闭合，传输门传输信息。
因此，传输门相当于一个理想的双向开关。
1.3电路组成结构图
本文用CMOS传输门和非门设计的边沿D触发器的电路图如图1-5所示。
时钟脉冲CP直接接到传输门TG1、TG4的低电平控制端和TG2、TG3的高电平控制端，CP取非后分别连接到传输门TG2、TG3的低电平控制端和TG1、TG4的高电平控制端。
输入信号D由传输门TG1输入，输出端为Q。
CMOS传输门和非门构成的D触发器,非门G1、G2和传输门TG1、TG2组成了主触发器；非门G3、G4和传输门TG3、TG4组成了从触发器。
TG1和TG3分别为主触发器和从触发器的输入控制门。
图1-5
1.4电路工作原理
由电路图可以分析，当CP=0时，传输门TG1、TG4导通，TG2、TG3截止。
输入信号D从传输门TG1输出后，由于TG2和TG3截止，D将无法送到输出端，因此，即使输入端D的状态发生变化也不会影响到传输门TG3和TG4的输出，也就不会影响Q的状态，触发器保持原状态不变。
当CP=1时，传输门TG1、TG4截止，TG2、TG3导通。
由于传输门TG1截止，输入信号D无法传输到后面的电路，因此输入端D的状态发生变化也不会影响到Q的状态，触发器保持原有的状态不变。
当CP由0变为1时，TG1截止，TG2导通，切断了D信号的输入，由于非门的输入电容存储效应，TG1输出端的电压不会立即消失，同时由于TG3导通和TG4截止，主触发器的状态通过TG3送到了输出端，从而Q=D。
当CP由1变为0时，TG2、TG3截止，TG1、TG4导通，主触发器开始接收D端的数据，从触发器的状态维持转换后的状态。
由分析可知，不论D触发器的初态如何，在CP上升沿的作用下，触发器的状态均与输入信号D一致。
因此，触发器的触发方式为上升沿触发。
若将四个传输门的控制信号CP的极性都换成相反的状态，则触发器变成了下降沿触发。
第2章特征方程、特征表、激励表及状态图
综上所述，D触发器的特征方程为
特征表如表2-1所示，激励表如表2-2所示。
表2-1表2-2
状态图如图2-1所示。
图2-1
第3章激励信号D的保持时间和时钟CP的最大频率
3.1平均传输延迟时间
平均传输延迟时间是表示门电路开关速度的参数，它是指门电路在输入脉冲波形的作用下，输出波形相对于输入波形延迟了多少时间。
TTL传输延迟时间如图3-1所示，由于晶体管的结电容和输入输出端的寄生电容使输出波形发生了畸变和延迟。
图3-1
导通延迟时间
是指输入波形上升沿的50%幅值处到输出波形下降沿50%幅值处所需要的时间。
截止延迟时间
是指从输入波形下降沿50%幅值处到输出波形上升沿50%幅值处所需要的时间，通常
>
。
两者的平均值称为平均传输延迟时间
，即
越小，电路的开关速度越高。
3.2保持时间
在芯片的设计中，电路主要由门电路构成，D触发器的特征方程为：
即在触发器时钟脉冲的有效边沿到来时，触发器的输入数据D直接传送到触发器的输出端Q。
而在时钟触发边沿输出端Q能正确输出D的值的条件是：
输入信号D必须先于时钟有效信号到来之前稳定。
如果时钟有效沿到来时，输入信号D正在变化，D触发器的输出状态就会变得很不稳定，即就会有亚稳态出现。
图3-2
输入信号必须先于时钟脉冲之前稳定的时间称为建立时间，用tset表示；同样，为了保证触发器的可靠翻转，输入信号的状态在时钟信号到来后还必须保持足够长的时间不变，这段时间称为保持时间，用th表示。
如图3-4所示，以接收“1”时的情况来看，D信号先于CLK上升沿建立起来的时间不得小于建立时间tset，而在CLK上升沿来到后D仍保持1的时间不得小于保持时间th。
本文设计的CMOSD触发器是上升沿触发器，根据CMOS管特性可得，上图中所示四个传输门具有传输延迟t1，五个非门也具有延迟t2，传输门控制端在导通和截止转换时会存在延迟t3。
但是其实传输门的的延时很小只有纳秒，而非门却有几十纳秒因此，t1t3几乎可以忽略不计。
所以，输入信号D只有在CP跳变之前的时间里准备好,触发器才能将数据锁存到Q输出端口，因此建立时间等于t1+t2。
在CP跳变为0之后的一段时间内，D信号不能发生变化，也就是所说的要保证信号的保持时间，大小应该是传输门的截止导通时间t3。
因此D的建立时间应该为
（非门延时）。
通过减小4个门电路的延迟时间就可以减小D触发器的建立时间。
CP时钟周期，低电平时间应该D的建立时间+两个非门延时（传输门忽略不计），才能保证D顺利到达G1和G2之间为
。
高电平时间应该为从触发器的两个非门延时
。
（传输门忽略不计）
3.3时钟CP最大频率
为保证由门G1～G4组成的触发器能可靠地翻转，CP高电平的持续时间应大于tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。
而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立，CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和，因此如果时钟周期是占空比为50%的方波，那么最大频率应该为
；若为占空比任意的方波，则最大频率应该为
。
第4章复位、置位电路
触发器是时序电路的基本元件，从应用的角度看，要求它具有接受预置信号的作用，即需要设置能接受预置信号的直接预置端。
在这里，设计要求是高电平复位，即加上一个复位信号（正脉冲），电路会自动清零，即输出Q=0。
当复位信号消失时，电路能够恢复正常工作。
如图4-1所示是加上置位、复位电路的边沿D触发器电路图。
图4-1
它是由两个基本触发器级联构成主从结构形式。
主触发器是由传输门TG1,TG2和或非门G1,G2构成。
从触发器是由传输门TG3，TG4和门G3,G4构成。
两个反相器为输出门，图中RD，SD为异步置0，置1输入端。
如图中虚线所示。
当RD=1，SD=0时，实现异步置0；当RD=0，SD=1地，实现异步置1，RD，SD信号高电平有效。
当CP=0，
=1时，TG1导通，TG2关断主触发器接收输入信号D，使
=
，
=D。
所以CP=0的时间为主触发器状态转换。
而这时TG3关断，TG4导通，主从触发器断开，从触发器保持原状态不变。
以上是准备阶段。
当CP由0跳变到1时，
由1跳变到0，由于CP=1，
=0，传输门TG1关断，TG2导通，D信号加不进来，而或非门G1和G3形成交叉耦合，保持CP前沿时刻所接收的D信号，且在CP=1期间主触发器状态一直保持不变。
与此同时，传输门TG3导通，TG4关断，从触发器和主触发器连通，接收主触发器这一时刻的状态
，使Q′=
，
=
；输出Q=
=D；
=
=
。
这一时刻为触发器状态转换。
由上分析可见，D触发器的状态转换是发生在CP上升沿（前沿）到达时刻，且接收这一时刻的输入D信号，因此特征方程为：
SD，RD异步置1置0均使主触发器和从触发器同时异步置1置0。
和输入D信号及CP都无关。
第5章触发器逻辑功能的转换
5.1D触发器转换成JK触发器
将D触发器转换成JK触发器，比较两个触发器的特征方程，可以得到转换电路。
已知D触发器的特征方程为
，JK触发器的特征方程为
。
比较两个触发器的特征方程，求得转换电路的方程如下
若用与非门实现上述表达式，则
用D触发器和转换电路构成的JK触发器如图5-1所示。
新构成的JK触发器与原D触发器时钟边沿一致，都是时钟CP上升沿触发。
图5-1
加上异步复位和置位端，电路如图5-2所示。
图5-2
5.2D触发器转换成T触发器
同理将D触发器转换成T触发器，比较两个触发器的特征方程，可以得到转换电路。
已知D触发器的特征方程为
，T触发器的特征方程
比较两个触发器的特征方程，求得转换电路的方程如下
用D触发器和转换电路构成的T触发器如图5-2所示。
图5-2
加上异步置位端和复位端，电路图如图5-3所示。
第6章CMOS双边沿D触发器
6.1CMOS集成电路功耗分析
在CMOS电路中的功耗主要是动态功耗，它大部分来自电路中对结电容的充放电。
对结电容的每一次充电或放电将导致能量损耗。
降低电路的能量损耗可以从减小结电容、降低电源电压、降低时钟频率、减小电路开关结点活动性等四方面入手。
由于电路的工作速度不能降低，因此降低时钟频率的做法不现实。
在一个系统中时序电路通常是功耗的主要贡献者，因为时序电路的输入信号之一就是时钟，它正是唯一一直在跳变的信号。
因此，通过减少时钟的功耗可以有效地降低电路总功耗。
时钟在一个周期内要跳变两次，传统的触发器只对时钟信号的某个特定的跃变方向（上升沿或下降沿）敏感，从而表现为单边沿触发器。
这样，另一方向上的时钟跳变纯属一种冗余跳变，而它对应的大量功耗也纯属浪费。
如果触发器能对时钟信号的两个跳变均敏感，则时钟信号一半的冗余浪费便可消除，这就是双边沿触发器。
于是，在采用双边沿触发器后，在保持原有数据处理频率的条件下，时钟信号的频率可以减半，由此便可使集成电路的功耗降低。
另一方面，如果保持原有的时钟信号频率不变，则系统处理数据的速率将倍增，从而提高了系统的效率。
6.2CMOS双边D沿触发器工作原理
若用D，Q，
分别表示锁存器的输入信号、现态及次态，则高电平输入和低电平输入两种锁存器的状态方程可表示如下:
（1）
（2）
式
（1）表示锁存器在CP=1时输入数据，CP=0时存储数据；式
（2）表示锁存器在CP=0时输入数据，CP=1是存储数据。
实现双边沿触发的CMOS触发器电路图如图6-1所示。
改触发器在CP2=0、1时都能够接收输入信号，触发器的状态在时钟的上升沿和下降沿均可以改变，从而实现了时钟信号的双边沿触发。
在图6-1所示的触发器中，
和
分别为CP2=0和CP2=1时两个并联锁存器的存储状态信号。
图6-1
由于触发方式为双边沿触发，因此，它在保持与但边沿触发器有相同数据传输的情况下其时钟CP2的频率可以较单边沿触发器的时钟频率CP1降低一半，这就进一步降低了电路的功耗，如图6-2所示。
图6-2
在图6-3所示的触发器的每个反相器前分别插入或门，接入复位信号R和置位信号S，得到如图6-3所示的可预置的双边沿D触发器。
令R=1，S=0，则直接预置触发器为0，令R=0，S=1，则直接预置触发器为1。
图6-3
双边沿触发器的设计有效地利用了导致无效功耗的时钟信号一半的冗余跳变。
而且用CMOS传输门设计的双边沿触发器电路简单，逻辑功能正确，具有更好的电路特性。
特别是在时钟信号频率减半，消除了时钟的冗余跳变后，仍能保持数据的传输不变，达到低功耗的目的。
最后，在双边沿触发器上加上直接预置控制端，完善了该触发器的功能，使其在时序电路中得以方便实用。
第7章D触发器常用芯片
常用的集成D触发器芯片的型号有很多，在此我以CMOS型D触发器芯片74HC273和TTL型D触发器芯片74LS273为例比较两种芯片的性能。
7.174HC273芯片资料
74HC273是一款高速CMOS器件，74HC273引脚兼容低功耗肖特基TTL（LSTTL）系列。
74HC273具有八路边沿触发，D型触发器，带独立的D输入和Q输出。
74HC273的公共时钟（CP）和主复位（MR）端可同时读取和复位（清零）所有触发器。
每个D输入的状态将在时钟脉冲上升沿之前的一段就绪时间内被传输到触发器对应的输出（Qn）上。
一旦MR输入电平为低，则所有输出将被强制置为低，而不依赖于时钟或者数据输入。
74HC273适用于要求原码输出或者所有存储元件共用时钟和主复位的应用。
其功能表和引脚图分别如表7-1、图7-1所示。
表7-1
74HC273基本参数如下：
电压
2.0～6.0V
驱动电流
+/-5.2mA
传输延迟
15ns@5V
74HC273其他特性：
最大频率
122MHz
逻辑电平
CMOS
功耗考量
低功耗或电池供电应用
74HC273封装与引脚：
SO20，SSOP20，DIP20，TSSOP20图7-1
74HC273特性：
用于MOS微处理器或存储器的理想缓冲器共用时钟和主复位
八路上升沿触发D型触发器
兼容JEDEC标准no.7A
ESD保护
HBMEIA/JESD22-A114-C超过2000V
MMEIA/JESD22-A115-A超过200V
可选多种封装类型
温度范围
-40～+85℃
-40～+125℃
7.274LS273芯片资料
74LS273是一种带清除功能的8D触发器，1D～8D为数据输入端，1Q～8Q为数据输出端，正脉冲触发，低电平清除，常用作8位地址锁存器。
图7-2为74LS273引脚图，其中1脚是复位CLR,低电平有效,当1脚是低电平时,输出脚2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）全部输出0,即全部复位。
当1脚为高电平时,11（CLK）脚是锁存控制端,并且是上升沿触发锁存,当11脚有一个上升沿,立即锁存输入脚3、4、7、8、13、14、17、18的电平状态,并且立即呈现在在输出脚2（Q0）、5（Q1）、6（Q2）、9（Q3）、12（Q4）、15（Q5）、16（Q6）、19（Q7）上。
其功能表和引脚图分别如表7-2和图7-2所示。
表7-2
图7-2
7.3芯片性能比较
对比两芯片资料来看，芯片性能的不同之处有以下这些方面。
首先两者的工作电压就不一样：
74HC273是CMOS器件,电源工作电压是2V-6V。
而74LS273是TTL器件,电源工作电压5V。
二者的公用不同：
74LS273是8位数据/地址锁存器，他是一种带清除功能的8D触发器。
而74HC273是一款高速CMOS器件，74HC273引脚兼容低功耗肖特基TTL。
工艺不同：
LS是BJT工艺。
HC是MOS工艺。
LS是低功耗肖特基，HC是高速COMS。
LS的速度比HC略快。
HCT输
输出与LS兼容，但是功耗低；F是高速肖特基电路；
LS是TTL电平，HC是COMS电平。
LS输入开路为高电平，HC输入不允许开路，HC一般都要求有上
下拉阻来确定输入端无效时的电平。
LS却没有这个要求.
LS输出下拉强上拉弱，HC上拉下拉相同。
工作电压不同，LS只能用5V，而HC一般为2V到6V。
电平不同。
LS是TTL电平，其低电平和高电平分别为0.8V和2.4V，而
CMOS在工作电压为5V时分别为0.3V和3.6V，所以CMOS可以驱动TTL，但反过来是不行的。
驱动能力不同，LS一般高电平的驱动能力为5mA，低电平为20mA；而CMOS的高低电平均为5mA；
CMOS器件抗静电能力差，易发生栓锁问题，所以CMOS的输入脚不能直
接接电源。
在比较了上述芯片的性能后，我们就可以根据电路功能需求选择最佳的芯片。
感想与总结
这次数电研究论文的研究期间，我收获了很多，有了很多在课堂上体会不到的感受。
对于这个课题而言，首先CP时钟边沿的研究非常的重要和有意义。
当时钟边沿上升时间较长时，可能出现本来该一开一闭的两个传输门同时导通。
结果导致了电路的震荡，使结果出现了空翻现象。
因为在CP上升沿时，两门同时导通，且非门G4的最终状态处于偏置状态，所以会导致放大之后有正反馈到非门G3，又继续放大以至于出现震荡现象。
那么克服这种震荡现象的方法就是在G3的电压上升到放大状态之前就让G4关断，也就是共同导通的时间小于G3电压上升到放大状态所需时间，这次研究性教学的经历让我深刻地理解的这个知识点。
其实除了通过考试来检验学习成果之外，研究性课题也是对我们的一种检验。
因为它让我在牢固掌握书本的基本知识后，还积极地拓展课外的研究课题，例如本文中的双边沿触发器。
这都是课外的扩展内容，这些电路的设计都很巧妙，分析过程都很鞭辟入里，使得我在学习后都对自己知识的浅薄而惭愧。
通过这次研究性论文的经历，锻炼了我查找资料、知识严拓的能力，我相信这对我以后的学习生活都有巨大的帮助。
通过这次研究性学习，重新温习了很多以前渐渐被淡化的知识，让我充分理解了温故而知新的道理。
有时候课本上不太理解的东西，光靠看书效果并不理想，但是只要实践、仿真、学习，就可以理解明白。
这次研究性学习提高了我独立自主思考，合作同学解决问题的能力。
不过，在研讨的课外带给我丰富的收获的同时，也增加了我不少的忧患和担心。
那就是通过此次研讨，了解到了自己还有很多书本上细节的知识没有掌握好，很多以为自己理解的地方，其实只是知其然，学到的知识一些皮毛，而不知其所以然。
以后还要更加踏实，更加牢固的掌握知识才好。
在这次论文的撰写过程中，我的指导教师侯老师也为我的论文提出了很多改进的意见。
刚开始做课题研究的时候，我研究得不够透彻，过于简单，很多方面都只是做到了基本的要求，并没有展开深入研究。
而在我扩展了研究的方面后，有很多地方又研究得不够详细。
在侯老师的指导下，首先我学习到了做研究是必须投入自己大量精力和时间的。
研究一个课题需要对这个课题的各个方面进行阐述和比较。
除了对基本原理的深刻理解，还要进行参数性能之间的比较，没有比较，就无从得知优劣，这对于一个工程师而言是致命的缺点，也是作为一个工科学生基本的素质。
其次我意识到，研究必须得有自己的创新之处，得有自己的东西，如果分析的是别人的设计，那不能叫研究，对于我们以后即将成为的科研工作者来说，创新精神这一点是必不可少的。
参考文献：
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