完整word版计算机组成原理期末试题及答案.docx
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完整word版计算机组成原理期末试题及答案
第一章计算机系统概论
计算机的硬件是由有形的电子器件等构成的，它包括运算器、存储器、控制器、
适配器、输入输出设备。
早起将运算器和控制器合在一起称为CPU（中央处理器）。
目前的CPU包含了存储器，因此称为中央处理器。
存储程序并按地址顺序执行.，这是冯•诺依曼型计算机的工作原理，也是CPU自动工作的关键。
计算机系统是一个有硬件、软件组成的多级层次结构，它通常由微程序级、一
般程序级、操作系统级、汇编语言级、高级语言级组成，每一级上都能进行程序设计,且得到下面各级的支持。
习题：
4冯•诺依曼型计算机的主要设计思想是什么？
它包括那些主要组成部分?
主要设计思想是：
存储程序通用电子计算机方案，主要组成部分有：
运算器、逻辑
控制装置、存储器、输入和输出设备
5什么是存储容量？
什么是单兀地址？
什么是数据字？
什么是指令字?
存储器所有存储单元的总数称为存储器的存储容量。
每个存储单元都有编号，称为单元地址。
如果某字代表要处理的数据，称为数据字。
如果某字为一条指令，称为指令
7指令和数据均存放在内存中，计算机如何区分它们是指令还是数据?
每一个基本操作称为一条指令，而解算某一问题的一串指令序列，称为程序
第二章运算方法和运算器
按IEEE754标准，一个浮点数由符号位S、阶码E、尾数M三个域组成。
其中
阶码E的值等于指数的真值e加上一个固定偏移值。
数的真值变成机器码时有四种表示方法：
原码表示法，反码表示法，补码表示法，移码表示法。
其中移码主要用于表示定点数的阶码E，以利于比较两个指数的大小和对阶操作。
直接使用西文标准键盘输入汉字，进行处理，并显示打印汉字，是一项重大成就。
为此要解决汉字的输入编码、汉字内码、子模码等三种不同用途的编码。
1第三章内部存储器
对存储器的要求是容量大、速度快、成本低。
为了解决这三方面的矛盾，计算
机采用多级存储体系结构，即cache、主存和外存。
CPL能直接访问内存（cache、主存），但不能直接访问外存。
存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。
双端口存储器和多模块交叉存储器属于并行存储器结构。
前者采用空间并行技术,
后者采用时间并行技术。
这两种类型的存储器在科研和工程中大量使用。
cache是一种咼速缓冲存储器，是为了解决CPU和主存之间速度不匹配而米用的
一项重要的硬件技术，并且发展为多级cache体系，指令cache|与数据cache分设体
系。
要求cache的命中率接近于1。
主存与cache的地址映射有全相联、直接、组相联三种方式。
其中组相联方式是前二者折衷方案，适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。
习题：
1设有一个具有20位地址和32位字长的存储器，问:
（1）该存储器能存储多少个字节的信息?
（2）如果存储器由512KX8位SRAM芯片组成，需要多少片;
（3）需要多少位地址做芯片选择?
2*48片（3）1位地址作芯片选择
⑴22遗4M字节⑵1524^
2已知某64位机主存采用半导体存储器，其地址码为26位，若使用4MK8位DRAM
芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问:
（1）若每个内存条16MK64位，共需几个内存条?
（2）每个内存条共有多少DRAM芯片？
（3）主存共需多少DRAM芯片？
CPU如何选
择各内存条？
（1）.共需模块板数为mm=網+2八24=4（块）
⑵.每个模块板内有DRAM芯片数为32（片）（3）主存共需DRAM芯片为：
4*32=128（片）
每个模块板有32片DRAM芯片，容量为16MK64位，需24根地址线（A23~A0）
完成模块
板内存储单元寻址。
一共有4块模块板，采用2根高位地址线，通过2：
4
译码器译码产生片选信号对各模块板进行选择。
3用16KX8位的DRAM芯片构成64KX32位存储器，要求:
（1）画出该存储器的组成逻辑图。
A13~Ao
2:
4译码器
（2）设存储器读/写周期为0.5us,CPU在1us内至少要访问一次。
试问采用哪种刷
新方式比较合理？
两次刷新的最大时间间隔是多少？
对全部存储单元刷新一遍所需的实际刷新时间是多少?
（1）根据题意，存储总容量为64KB,故地址总线需16位。
现使用16K*8位DRAM芯
片，共需16片。
芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法
来组成整个存储器，其组成逻辑图如图所示，其中使用一片2:
4译码器。
（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为
0.5us,如果采用集中刷新，有64us的死时间，肯定不行，如果采用分散刷新，则
每1us只能访存一次，也不行，所以采用异步式刷新方式。
假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进
行异步方式刷新，则刷新间隔为2ms/128=15.6us可取刷新信号周期15us。
刷新一遍时间=15usX128=1.92ms
6用32KX8位的E八2PROM芯片组成128KX32位的只读存储器，试问:
（1）
数据寄存器多少位?
成框图。
一个组相联cache由64个行组成，每组4行。
主存储器包含4K个块，每块128个字。
请表示内存地址的格式。
64行.4行一组,共64+4=16组,主存储器有4k个快,每块128字,2八12
第五章中央处理器
CPU是计算机的中央处理部件，具有指令控制、操作控制、时间控制、数据加工
等基本功能。
早期的CPU由运算器和控制器两大部分组成。
随着高密度集成电路技术的发展，当今的CPU芯片变成运算器、cache和控制器三大部分.其中还包括浮点数运算器、存储管理部件等。
CPU中至少要有如下六类寄存器：
指令寄存器、、地址寄存器、数
据缓冲寄存器、通用寄存器、状态条件寄存器。
微程序设计技术是利用软件方法设计操作控制器的一门技术，具有规整性、灵活
性、可维护性等一系列优点，因而在计算机设计中得到了广泛的应用。
但是随着ULSI技术的发展和对机器速度的要求，硬连线逻辑设计思想又得到了重视。
硬连线控制器的基本思想是：
某一微操作信号是指令操作码译码输出、时序信号和状态条件信号的逻辑函数，即用布尔代数写出逻辑表达式，然后用门电路、触发器等器件实现。
不论微型机还是超级计算机，并行处理技术。
并行处理技术可贯穿于信息加工的
各个步骤和阶段。
概括起来，主要有三种形式：
①时间并行；②空间并行；③时间并行+空间并行。
流水CPU是以时间并行性为原理构造的处理机，是一种非常经济而实用的并
行技术。
目前的高性能微处理机几乎无一例外地使用了流水技术。
流水技术中的主要问题是资源相关、数据相关和控制相关，为此需要米取相应的技术对策，才能保证流水线畅通而不断流。
习题：
8某机有8条微指令11~18，每条微指令所包含的微命令控制信号如下表所示。
a-j分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段仅限为8位
请安排微指令的控制字段指令。
经分析，（d,i,））和（e,f,h）可分别组成两个小组或两个字段，然后进行译码，可得
六个微命令信号，剩下的a,b,c,g四个微命令信号可进行直接控制，其整个控制字段
abcg01d01e
10i10f
组成如下:
11j11h
11已知某机采用微程序控制方式，控存容量为512X48位。
微程序可在整个程序控
存中实现转移，控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令
地址采用断定方式。
请问：
（1）微指令的三个字段分别应为多少位？
（2）画出对应
这种指令格式的微程序控制器逻辑图
（1）假设判别测试字段中每一位作为一个判别标志，那么由于有4个转移条件，故该
字段为4位。
下地址字段为9位，因为控存容量为512单元。
微命令字段则是
（48-4-9）=35位。
（2）对应上述微指令格式的微程序控制器逻辑框图如图所示。
其中微地址寄存器对
应下地址字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分
组成微指令寄存器。
地址转移逻辑的输入是指令寄存器的0P码、各种状态条
件以及判别测试字段所给的判别标志（某一位为1）,其输出修改微地址寄存
器的适当位数，从而实现微程序的分支转移。
就是说，此处微指令的后继地址米用断定方式。
/地址译码、
P地址寄存器＞
地址转移逻辑
2
耳
微命令信号
控制存储器
T
TTT…？
1
1P字段
1控制字段
1
T
T
状态条件
M…J
指令寄存器IR0p
12今有4级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作。
今
假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。
请问：
（1）流水线的操作周期应设计为多少？
（2）若相邻两条指令发生数据相关，硬件上不采取措施，那么第二条指令要推迟多少时间进行？
（3）如果在硬件设计上
加以改进，至少需要推迟多少时间？
（1）流水线的操作周期应按各步操作的最
大时间来考虑，即流水线时钟周期性max{i}100ns
（2）遇到数据相关时，就
停顿第2条指令的执行，直到前面指令的结果已经产生，因此至少需要延迟2
个时钟周期
（3）如果在硬件设计上加以改进，如采用专用通路技术，就可使流水线不发生停顿。
第六章总线系统
总线仲裁是总线系统的核心问题之一。
为了解决多个主设备同时竞争总线控制权的问题，必须具有总线仲裁部件。
它通过采用优先级策略或公平策略，选择其中一个主设备作为总线的下一次主方，接管总线控制权。
按照总线仲裁电路的位置不同集中式仲裁:
仲裁方式必有一个中央仲裁器，它受理所有功能模块的总线请求，按优
先原则或公平原则。
（2）分布式仲裁：
分布式仲裁不需要中央仲裁器，每个功能模块都有自己的仲裁号和仲裁器。
总线定时是总线系统的又一核心问题之一。
为了同步主方、从方的操作，必须
制订定时协议，通常采用同步定时与异步定时两种方式。
在同步定时协议中，事件出
现在总线上的时刻由总线时钟信号来确定，总线周期的长度是固定的。
在异步定时协
议中，后一事件出现在总线上的时刻取决于前一事件的出现，即建立在应答式或互锁机制基础上，不需要统一的公共时钟信号。
在异步定时中，总线周期的长度是可变的。
第七章：
外围设备外围设备大体分为输入设备、输出设备、外存设备、数据通信设备、过程控制
设备五大类。
每一种设备，都是在它自己的设备控制器控制下进行工作，而设备控制器则通过I/O接口模块和主机相连，并受主机控制。
硬磁盘按盘片结构分为可换盘片式、固定盘片式两种，磁头也分为可移动磁头
和固定磁头两种。
温彻斯特磁盘是一种采用先进技术研制的可移动磁头、固定盘片的磁盘机，组装成一个不可拆卸的机电一体化整体，防尘性能好，可靠性高，因而得到
了广泛的应用，成为最有代表性的硬磁盘存储器。
磁盘存储器的主要技术指标有：
存储密度、存储容量、平均存取时间、数据传输速率。
不同的CRT显示标准所支持的最大分辨率和颜色数目是不同的。
VESA标准，是
一个可扩展的标准，它除兼容传统的VGA等显示方式外，还支持1280X1024像素光
栅，每像素点24位颜色深度，刷新频率可达75MHz显示适配器作为CRT与CPU的
接口，由刷新存储器、显示控制器、ROMBIOS三部分组成。
先进的显示控制器具有
图形加速能力。
习题：
6某双面磁盘，每面有220道，已知磁盘转速r=4000转/分，数据传输率为
185000B/S，求磁盘总容量。
7某磁盘存储器转速为3000转/分，共有4个记录面，每道记录信息12288B,最小
（4）平均等待
磁道直径为230mm共有275道。
问：
（1）磁盘存储器的存储容量是多少?
最高位密度与最低位密度是多少？
（3）磁盘数据传输率是多少?
时间是多少？
（5）给出一个磁盘地址格式方案。
解：
（1）每道记录信息容量二12288字节每个记录面信息容量二275X12288字节共有4个记录面，所以磁盘存储器总容量为：
4X275X12288字节二13516800字节
（2）最高位密度D1按最小磁道半径R1计算（R1=115mm：
D1二12288字节/2nR1=17字节/mm
最低位密度D2按最大磁道半径R2计算：
R2=R1+（275-5）=115+55=170mm
D2=12288字节/2nR2=11.5字节/mm
（3）磁盘传输率C=r•Nr=3000/60=50周/秒N二12288字节（信
道信息容量）C=r•N=50X12288=614400字节/秒（4）平均等待时间1/2r=1/（2X50）=10毫秒（5）磁盘存贮器假定只有一台，所以可不考虑台号
地址。
有4个记录面，每个记录面有275个磁道。
假定每个扇区记录1024个字节,则需要12288-1024字节二12个扇区。
由此可得如下地址格式：
柱面（磁道）号［盘面（磁头）号I扇区号
16151465430
厶口
台号
此地址格式表示有4台磁盘，每台有4个记录面，每个记录面最多可容纳512个磁道,每道有16个扇区。
10一台活动头磁盘机的盘头组共有20个可用的盘面，每个盘面直径18英寸，可供
记录部分宽5英寸，已知道密度为100道/英寸，位密度为1000位/英寸（最内道），并假定各磁道记录的信息位数相同。
试问:
（1）盘片组成总容量是多少兆（10八6）位？
（2）若要求数据传输率为1MB/S,磁盘
转速每分钟应是多少转?
1）磁盘内径为：
9英寸-5英寸二4英寸内层磁道周长为2R2*3.14*531.4英寸
每道信息量二1000位/英寸*31.4英寸二3.14*104位磁盘有100道/英寸*5英寸二
500道
盘片组总容量：
20*500*3.14*104=3.14*108位二314兆位
1MB/S
⑵每转即每道含有信息量3.14*104位，即3.925*103B
3.925*103b/转267转/S16020转/分钟
14刷新存储器的重要性能指标是它的带宽。
若显示工作方式采用分辨率为1024768,
颜色深度为24位，帧频（刷新速率）为72Hz,求：
（1）刷新存储器的存储容量是多少？
（2）刷新存储器的带宽是多少？
解：
（1）因为刷新存储器所需存储容量二分
辨率X每个像素点颜色深度=1024X768X3B〜4MB
（2）因为刷新所需带宽二分辨率X每个像素点颜色深度X刷新速度=1024
X768X3BX72/S=165888KB/S〜162MB/S
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