微机总线概述.docx
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微机总线概述
∙微机总线概述
oPC机总线的发展
PC总线（1981）
ISA总线（IndustrialStandardArchitecture,16位,1984）
MCA（MicroChannelArchitecture,IBM,1987）
EISA（Extended-ISA,Compaq,1988）
PCMCIA（PersonalComputerMemoryCardInternationalAssociation,1990）
局部总线
VESA（VideoElectronicsStandardsAssociation,NEC,1989）
PCI（PeripheralComponentInterconnection,1992）
AGP（AcceleratedGraphicsPort,Intel,1996）
外设总线USB（UniversalSerialBus）
o总线分类
片内总线,体现在处理器外部引脚上,无统一标准
片外总线（存储器总线）
局部总线,提高高速外围设备的传输能力
系统总线（通信总线）,用于计算机系统之间及计算机和仪器设备的连接
根据数据传输性质可分成并行总线和串行总线（同步通信和异步通信）
总线内部包括数据总线、地址总线、控制总线、电源
o总线功能
▪数据传输功能
几种总线传输能力比较
总线类型
总线宽度（位）
总线频率（MHz）
传输率（MB/s）
STD
8
2
2
ISA
16
8
16
EISA
32
8
32
PCI
32/64
33
132/264
AGP
32
66
264
▪中断---是计算机对紧急事务响应的机制
▪多设备支持---需要解决总线占用权问题
▪错误处理---系统可靠性的保证
o总线定时
为了实现模块间高速可靠的寻址和数据传输,有以下四种总线定时方式,可根据系统自身特点选择
▪同步式传输定时协议
公共时钟信号控制,各模块存取速度相等（或基本相等）
▪异步式传输定时协议
无时钟控制,采用联络信号作为请求和应答
▪半同步式传输定时协议
主模块发出时钟信号,从模块产生等待信号,兼有同步式传输（快速从模块情况）和异步式传输（慢速从模块情况）的特点
▪分离式传输定时协议
模块除了传输地址、命令之外,再加上模块自身的信息.适合多处理器/DMAC.
o个人计算机的总线
o总线仲裁
多个模块共同使用总线资源,如何解决冲突
▪在总线上设置令牌.只有获得令牌的主设备才有权申请总线,避免多个主设备同时申请总线.
▪采用CSMA/CD（具有冲突检测的载波侦听多路访问）技术来解决总线争用,一旦检测到总线冲突,系统立即强制所有使用总线的主设备放弃总线.经过一段时间再进行重试.
▪总线仲裁.
总线控制方式有两种:
集中控制方式和分布控制方式.
o串行仲裁一般需要三根控制线
▪BS:
总线忙信号,表示总线正在被某一主模块占用.
▪BR:
总线请求,表示总线至少有一个主模块请求使用总线.
▪BG:
总线响应（允许）,表示总线控制部件当前正在响应某个主模块的总线请求.
o并行仲裁适用于多个主模块的系统
o各个主设备之间较为独立,相互影响小.
o仲裁策略比较灵活.
o结构复杂
∙模块间的数据传递方式
o接口的作用CPU与其它模块之间的输入输出数据传递通常需要经过接口器件作为桥梁.CPU、外设和接口器件之间数据传递通常需要如下信号:
数据信号----CPU通过数据线访问数据寄存器
地址信号----CPU产生地址信息选择接口芯片的寄存器
控制信号----读、写、中断以及通过数据线向接口器件发出的控制命令
状态信号----CPU通过数据线读取状态寄存器
o查询数据传递方式
CPU~和外设之间通过一些联络信号进行协调,CPU通过查询这些联络信号完成与外设的数据交换,在一定程度上保证了数据交换的正确性.
o中断传送方式.
这种方式中,CPU不主动查询外设的联络信号,而是被动地等待外设的中断请求,由CPU在中断服务中完成数据交换.这种方式可以省去查询方式下CPU花费的大量时间,有效地提高CPU的工作效率.
oDMA传送方式
.
DMA控制器（DMAC）负责外设与存储器之间的数据交换.CPU不干预
CPU需事先为DMAC编程.
适用于大量数据的高速传送.
o查询输入输出
CPU查询到有效的READY信号后进行读操作
CPU在输出数据前,也必须了解外设的工作状态,确定外设是否可以接收数据
查询输入的接口电路
查询输出的接口电路
∙中断
o中断的概念
CPU临时打断正在运行的程序,响应某设备（甚至CPU自身因某种原因）提出的服务请求;
处理完毕后再返回原来的断点继续刚才的任务.
中断使得微处理器具有初步并行工作的能力.提高了处理器的效率.
中断与子程序的相同之处在于:
二者都是事先编好的一段服务子程序;不同点在于,对子程序的调用是确定的,而中断的发生位置则是不确定的.
微处理器系统中的中断有可屏蔽中断和不可屏蔽中断.
系统依据事务的轻重缓急,安排中断的优先级.
o中断的处理过程
外设向CPU发中断请求信号,送到CPU的中断请求线上.
CPU在每条指令的最后一个T状态检测INTR信号,有效时响应中断.
关中断.以免在中断现场尚未保护的情况下再次响应新的中断.
保护断点（程序计数器和状态字）,以便中断结束后安全返回原断点.
程序转到该设备设定的中断处理程序首地址.
中断处理,包括保护现场、开放中断、服务程序、恢复现场等工作.
中断返回（IRET）.
o优先级处理的一般原则是:
不同级别的中断同时发生,首先响应高优先级的请求;
低优先级中断服务过程中,高优先级的中断可以进行嵌套;
同级别的中断请求同时发生,按事先安排好的顺序依次处理.
o中断响应周期
中断响应周期时序
o中断优先级
软件查询中断方式
菊花链优先级查询原理
o8086/8088的中断体系
8086/8088CPU可以处理256种类型的中断.
由INTR、NMI引起的中断,称为外部中断;
由内部某种原因引起的中断,称为内部中断.包括除以0、单步、溢出、INT指令等等.
中断向量表占系统存储器最低1K字节（00000-003FFH）,每四个字节为一项,对应~256~个中断服务子程序入口地址.
当CPU~响应中断时,自动将中断号乘以4,得到相应的中断向量位置,然后根据中断向量转入相应的服务子程序
o可编程中断控制器8259A
o功能
直接管理八级中断
优先级判别
提供中断向量
级联方式下管理64级中断输入
o8259A的内部结构
中断请求与响应
IR0~IR7,中断请求输入
INT,中断请求输出
/INTA,中断响应应答
级联CAS0~CAS2,主片为输出,从片为输入.
控制逻辑,用来与CPU控制信号连接.
o8259A的编程
▪ICW1,其标志为A0=0,D4=1
A7
A6
A5
1
LTIM
ADI
SNGL
IC4
A7~A4:
中断向量地址的A7~A4（仅用于MCS80/85）
LTIM:
中断触发方式（0:
高电平触发,1:
上升沿触发）
ADI:
调用地址间隔
SNGL:
单片或级联（1:
单片,不需要ICW3,0:
级联）
IC4:
是否需要ICW4（8086系统要求配置ICW4）
▪ICW2,在8086/8088系统中,设置中断类型码的高5位（低3位由8259A根据IR0~IR7自动插入）A0=1
A15/T7
A14/T6
A13/T5
A12/T4
A11/T3
A10
A9
A8
▪ICW3,A0=1
主片标识是否有从片;从片为自己的位置编码
主片
S7
S6
S5
S4
S3
S2
S1
S0
从片
X
X
X
X
X
D2
D1
D0
主设备的Si=1表示相应的IRi接有从片8259A;从片8259A的ICW3低3位即是i的二进制编码.中断响应时,主设备从级联线CAS2~CAS0送出该编码,选中的从片送出中断类型码.
▪ICW4,在ICW1中的D0=1时,需要预置.A0=1
0
0
0
SFNM
BUF
M/S
AEOI
uPM
SFNM:
特殊全嵌套方式
BUF:
缓冲方式
M/S:
主从标志位,该位为1表示是主片
AEOI:
自动中断结束.响应中断后自动将中断服务寄存器的相应位清除
uPM:
微处理器方式（8086系统中,该位置1）
设置完ICW1到ICW4后,可以在任何时候以任何顺序用OCW1,OCW2,OCW3访问8259A的内部寄存器.
▪OCW1,中断屏蔽控制,设置中断屏蔽
A0=1
M7
M6
M5
M4
M3
M2
M1
M0
被置``1''的位,相应IR引脚的中断请求被屏蔽
▪OCW2,优先权管理方式.特征标志为A0=0,D4D3=00.
A0=0
R
SL
EOI
0
0
L2
L1
L0
▪OCW3,设置中断查询方式、屏蔽方式等.特征标志A0=0,D4D3=01.
A0=0
0
ESMM
SMM
0
1
P
RP
RIS
o8259A的级联
∙DMA
oDMA工作方式
无需CPU干预,直接由硬件（DMA控制器）控制总线,完成数据传送.
主要应用于高速大批量数据传送中.
oDMA控制器应具有如下功能:
向CPU申请DMA传送.
处理总线控制权的转交.
DMA期间管理系统总线,控制数据传送.
确定数据传输的起始地址和数据长度,修正传送过程的数据地址.
传输结束时给出DMA操作完成的信号
oDMA传输过程
DMA传送方式的处理流程示意
.
外设首先向DMAC发出DMA请求信号,要求进行数据传送;
DMAC向CPU发出申请信号HRQ,以便获得总线控制权进行数据传输;
CPU响应DMA请求信号,发出回答信号HLDA,交出总线控制权,系统转变为DMA工作方式;
由DMAC控制存储器和I/O设备之间的数据交换操作:
首先向存储器发出存储地址信号,根据传输方向分别向存储器和I/O设备发出响应的读写信号传送一个字节的数据,每传送一个字节,DMAC的地址寄存器自动加1,字节计数器减1,直到传输结束;
DMA结束后,把总线的控制权交还给CPU.
oDMA控制器
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