systemverilog验证学习笔记.docx
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systemverilog验证学习笔记
=阻塞串行
<=非阻塞并行
1)时序逻辑----使用非阻塞赋值
2)锁存器----使用非阻塞赋值
3)用always块生成的组合逻辑----用阻塞赋值
4)在同一个always块中既有时序逻辑又有组合逻辑---
用非阻塞赋值
5)在同一个always块中不要既用阻塞赋值又用非阻塞赋值
6)不要在一个以上的always块中对同一个变量赋值
7)用$strobe显示用非阻塞赋值指定的变量值
8)不要用#0过程性赋值Modport将信号分组并指明方向
函数不能消耗时间,不能有#100@(posedgeclk)wait之类的阻塞语句
Interfacearb_if(inputbitclk);
Logic[1:
0]a,b;
Logicrst;
Modporttest(outputa,rst,
Inputb,clk);
Endinterface
Modulearbarbif);
…………
Endmodule
数组定位
Inttq[$],d[]=’{9,1,8,3,4,4};
Tq=(x)with(item>3);
Endmodule
断言
A1:
assert$error(“grantnotasserted”);
四种有输出消息的函数可在断言内部使用
$info
$waring
$error
$fatal
要验证这样一个属性:
“当信号a在某一个时钟周期为高电平时,那么在接下来的2~4个时钟周期内,信号b应该为高电平”。
用Verilog语言描述这样一个属性需要一大段代码,而用SVA描述就只需要几行代码。
下面的代码为SVA。
例1:
propertya2b_p;@(posedgesclk)$rose(a)|->[2:
4]$rose(b);endproperty
a2b_a:
assertproperty(a2b_p);a2b_c:
coverproperty(a2b_p);
并发断言
并发断言的计算基于时钟周期,在时钟边沿根据变量的采样值计算表达式。
它可以放在过程块(procedural block)、模块(module)、接口(interface)或一个程序块(program)的定义中。
并发断言可以在静态(形式化)验证工具和动态(仿真)验证工具中使用。
上面的例子就是并发断言
SVA提供了3个内嵌函数,用于检查信号的边沿变化。
$rose(布尔表达式或信号名)
当信号/表达式的最低位由0或x变为1时返回真值。
$fell(布尔表达式或信号名)
当信号/表达式的最低位由1变为0或x时返回真值。
$stable(布尔表达式或信号名)
当信号/表达式的最低位不发生变化时返回真值。
断言的建立过程
“编写布尔表达式—>编写序列(sequence)->编写属性(property)—>编写断言(assertproperty)和覆盖语句(coverproperty)”
唯一性和优先级决定语句
在Verilog中,如果没有遵循严格的编码风格,它的if-else和case语句会在RTL仿真和RTL综合间具有不一致的结果。
如果没有正确使用full_case和parallel_case综合指令还会引起一些其它的错误。
SystemVerilog能够显式地指明什么时候一条决定语句的分支是唯一的,或者什么时候需要计算优先级。
我们可以在if或case关键字之前使用unique或requires关键字。
这些关键字可以向仿真器、综合编译器、以及其它工具指示我们期望的硬件类型。
工具使用这些信息来检查if或case语句是否正确建模了期望的逻辑。
例如,如果使用unique限定了一个决定语句,那么在不希望的case值出现的时候仿真器就能够发布一个警告信息
bit[2:
0]a;
uniqueif((a==0)||(a==1))y=in1;
elseif(a==2)y=in2;
elseif(a==4)y=in3;.join语句。
如果always_comb过程内的行为没有代表组合逻辑,例如推断出了锁存器,软件工具执行额外的检查来发布警告信息。
Fork……join所有并行语句执行完毕才执行后续
Fork…….join_none执行块儿内语句的同时父线程后面的程序继续进行
Fork…..join_any当块内第一个语句完成后,父线程才继续执行。
停止单个线程
Parametertimeout=1000;
Taskcheck(transtr);
Fork
begin
Fork:
check_stop
Begin
Wait$display(“……….”);
End
#timeout$display(“……….”);
Join_any
Disablecheck_stop;
End
Join_none
Endtask
事件
信箱
扩展的类
Classbadtrextandstransaction;
Randbitbad_crc;
Virtualfunctionvoidcalc_crc;
();
Endfunction
Endclass:
badtr
回调
测试程序在不修改原始累得情况下注入新代码
可以用来
注入错误
放弃事务
延迟事务
将事务放入记分板
收集功能覆盖率等等
记分板
保存期望事务,找出测试平台接收到的实际事务相匹配的期望事务。
Classscorebroad;
Transactionscb[$];
Functionvoidsave_expect(transactiontr);
(tr);
Endfunction
Functionvoidcompare_actual(transationtr);
Intb[$];
B=(x)with=;
Case())
0:
$display(“nomatchfind”);
1:
(q[0]);
Default:
$display(“error,multiplematchesfound”);
Endcase
Endfunction:
compare_actual
Endclass
功能覆盖率
Programautomatictesttransaction;
Randbit[31:
0]data;
Randbit[2:
0]port;
Endclass
Covergroupcovport;
Coverpoint;
Endgroup
Initialbegin
Transactiontr;
Covportck;
Tr=new();
Ck=new();
Repeat(32)begin
Assert;
();Auto_bin_max=2;
Coverpoint;
Endgroup
分成两个仓
bit[2:
0]port
auto[0:
3]auto[4:
7]两个仓
仓
CovergroupCovport;
Kind:
Coverpoint;
{binszero={0};
Binslo={[1:
3],5};
Binsmisc=deflaut;
=gen2drv;
=drv2gen;
=ncell;
……………….
Blueprint=new();
Endfunction:
new
Taskrun();
UNI_cellcell;
Repeat(ncells)begin
Assert());
$cast(cell,());re_tx(this,cell,drop);
If(drop)disabletx;ost_tx(this,cell,drop);
End:
tx
(cell);Endtask
UVM
Factory机制
‘uvm_componet_utils(my_driver);
Run_test(“my_driver”);
Factory集中在一个宏uvm_componet_utils中
这个宏将类my_driver登记在uvm内部一张表中,在定义一个新的类时使用这个宏,就相当于把这个类注册到了这张表中。
Run_test语句会创建一个my_driver实例,然后自动调用其中的main_phase.
‘uvm_object_utils(my_transaction);
My_transaction有生命周期,用‘uvm_object_utils实现factory机制。
而整个仿真中一直存在的用uvm_componet_utils注册
只有用uvm_componet才能成为uvm树的结点,而uvm_object不能。
为了使用factory机制的重载功能
验证平台的组件在实例化是都应该使用type_name:
:
type_id:
:
create
My_driverdiv;
Virtualfunctionvoidbuild_phase(uvm_phasephase);
Super.build_phase(phase);
Drv=my_driver:
:
type_id:
:
create(“drv”,this)
Endfuntion
实例化传递两个参数,一个名字,一个是是parent最为父结点,通过parent的形式建立了uvm的树形结构
env建立一个容器类,在这个容器类中实例化driver,monitor,referencemodel和scoreboard.
验证平台实时监测dut行为的组件monitor,收集端口数据转刷成transaction交给后续组件处理。
Objection
在每个phase中,uvm会见啥是否有objection被提起(raise_objection),如果有,那么等待这个objection被撤销(drop_objection)后停止仿真。
如果没有,则马上结束当前phase。
Phase.raise_objection(this);
Phase.drop_objection(this);
build_phase是自上而下执行,其他至下而上执行
driver像sequencer申请transaction
uvm_driver中成员变量seq_item_port
uvm_suquencer中有成员变量seq_item_export
两者之间可以建立一个通道。