三输入或非门版图设计.docx

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三输入或非门版图设计

成绩评定表

学生姓名

王宇佳

班级学号

1003040105

专业

电子科学与技术

课程设计题目

三输入或非门电路与版图设计

评

语

组长签字：

成绩

日期

年月日

课程设计任务书

学院

信息科学与工程学院

专业

电子科学与技术

学生姓名

王宇佳

班级学号

1003040105

课程设计题目

三输入或非门电路与版图设计

实践教学要求与任务:

1.用tanner软件中的S-Edit编辑三输入或非门电路原理图。

2.用tanner软件中的TSpice对三输入或非门电路进行仿真并观察波形。

3.用tanner软件中的L-Edit绘制三输入或非门电路版图，并进行DRC验证。

4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。

5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。

工作计划与进度安排:

第一周

周一：

教师布置课设任务，学生收集资料，做方案设计。

周二：

熟悉软件操作方法。

周三~四：

画电路图

周五：

电路仿真。

第二周

周一~二：

画版图。

周三：

版图仿真。

周四：

验证。

周五：

写报告书，验收。

指导教师：

年月日

专业负责人：

年月日

学院教学副院长：

年月日

1绪论

1.1版图设计基础知识

集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。

单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。

在整个设计过程中，版图（layout）设计或者称作物理设计（physicaldesign）是其中重要的一环。

他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形[1]。

对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：

划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。

版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。

布线完成模块间的互连，并进一步优化布线结果。

压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。

1.2版图设计方法

可以从不同角度对版图设计方法进行分类。

如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。

如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制（semicustom）2大类。

而对于全定制设计模式，目前有3种CAD工具服务于他：

几何图形的交互图形编辑、符号法和积木块自动布图。

对于两极运算放大器版图设计的例子，采用的是Tanner公司的LEdit软件[2]。

这是一种广泛使用在微机上的交互图形编辑器。

设计者将手工设计好的版图草图用一个交互图形编辑器输入计算机并进行编辑。

因而此方法也被分类成手工设计方法。

因为手工设计方法不可避免的会产生误会，因此，必须在版图编辑后进行版图验证。

版图验证包括设计规则检查DRC（adesignrulechecker）、电学规则检查ERC（aelectricsrulechecker）、版图参数提取LPE（layoutparameterextraction）、版图和原理图对照检查LVS（layoutvsschematic）。

当然这些验证LEdit就可以完成。

1.3设计目标

1.用tanner软件中的原理图编辑器S-Edit编辑带复位端的D触发器电路原理图。

2.用tanner软件中的TSpice对带复位端的D触发器电路进行仿真并观察波形。

3.用tanner软件中的L-Edit绘制带复位端的D触发器版图，并进行DRC验证。

4.用tanner软件中的TSpice对带复位端的D触发器的版图电路进行仿真并观察波形。

5.用tanner软件中的layout-Edit对带复位端的D触发器进行LVS检验观察原理图与版图的匹配程度。

2三输入或非门电路

2.1三输入或非门电路结构

用CMOS实现反相器电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是三个PMOS串联，电路下面是三个NMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1所示。

图2.1或非门电路的原理图

2.2三输入或非门电路仿真

使用TSpice对原理图进行仿真。

首先，生成电路网表，如图2.2。

2.带复位端的D触发器

图2.2生成原理图电路网表

给或非门电路的输入端加入周期不同的脉冲。

仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间。

进行仿真，输出波形。

波形图如图2.3。

图2.3三输入或非门电路输入输出波形图

2.3三输入或非门电路的版图绘制

用L-Edit版图绘制软件对三输入或非门电路进行版图绘制，版图结果如图2.4。

图2.4三输入或非门电路版图

进行DRC检测，检测是否满足设计规则。

如图2.5。

图2.5DRC验证过程及结果

2.4三输入或非门电路的版图电路仿真

同原理图仿真相同，首先生成电路网表。

如图2.6。

图2.6生成版图电路网表

添加激励、电源和地，同时观察输入输出波形，波形如图2.7。

2.4带复位端的D触发器的版图电路仿真

图2.7三输入或非门电路版图输入输出波形图

三输入或非门电路的版图仿真波形与原理图的仿真波形，基本一致，并且符合输入输出的逻辑关系，电路的逻辑设计正确无误。

2.5LVS检查匹配

三输入或非门电路进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查三输入或非门电路原理图与版图的匹配程度。

首先导入网表，如图2.8。

图2.8导入网表

输出结果如图2.9。

图2.9电路LVS检查匹配图

网表匹配，设计无误。

总结

本次版图设计课程让我受益匪浅，首先我对于三输入或非门电路的工作原理有进一步理解。

同时基于TSPC原理的三输入或非门版图设计中，对于设计规则更加熟悉，对于设计版图的一些技巧以及快捷键使用更加熟练。

在DRC验证中，进一步加深熟悉设计规则中应该注意到的一些地方。

通过几次修改与DRC验证，除了面积百分比无法达到规则，其他要求均达到。

在这次最大的收获还是提高自己的动手能力，完全有自己完成电路图到版图的设计以及最后的验证，熟悉整了个操作过程。

因此本次课程设计对于提高自身在版图设计方面能力起到重要的作用。

参考文献

[1］石春琦，吴金，常昌远，等.LVS版图验证方法的研究［J］.电子器件，2002，25

（2）：

165

[2］孙润.Tanner集成电路设计教程［M］.北京：

北京希望电子出版社,2001现代电子技术

附录一：

原理图网表

*SPICEnetlistwrittenbyS-EditWin327.03

*WrittenonJul5,2013at12:

00:

14

*Waveformprobingcommands

.probe

.optionsprobefilename="+.dat"

+probesdbfile="C:

\Users\dell\Desktop\+\+.sdb"

+probetopmodule="Module0"

*Maincircuit:

Module0

M1YAGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M2YBGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M3YCGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M4YCN7VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M5N7BN5VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

M6N5AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u

*Endofmaincircuit:

Module0

附录二：

版图网表

*CircuitExtractedbyTannerResearch'sL-EditVersion9.00/ExtractVersion9.00;

*TDBFile:

C:

\Users\dell\Desktop\+\+.tdb

*Cell:

Cell0Version1.21

*ExtractDefinitionFile:

E:

\2013\tanner\LEdit90\Samples\SPR\example1\lights.ext

*ExtractDateandTime:

07/05/2013-09:

03

.include"E:

\2013\tanner\TSpice70\models\ml2_125.md"

.param1=0.5u

vvddVddGnd5.0

vaAGndPULSE（0550n5n5n50n100n）

vaBGndPULSE（0550n5n5n100n200n）

vaCGndPULSE（0550n5n5n50n150n）

.tran/op1n400nmethod=bdf

.printtranv（A）v（B）v（C）v（Y）

*

*

*

*

*

*

*

*

*

*

*

*

*

*

*

*

*

*

*NODENAMEALIASES

*1=Gnd（10.5,4）

*2=Vdd（47,54）

*3=Y（46.5,29）

*4=A（26,10.5）

*5=B（34,10.5）

*7=C（42.5,10.5）

M1YC8VddPMOSL=2uW=7u

*M1DRAINGATESOURCEBULK（4135.54342.5）

M28B6VddPMOSL=2uW=7u

*M2DRAINGATESOURCEBULK（3335.53542.5）

M36AVddVddPMOSL=2uW=7u

*M3DRAINGATESOURCEBULK（2535.52742.5）

M4GndCYGndNMOSL=2uW=7u

*M4DRAINGATESOURCEBULK（4111.54318.5）

M5YBGndGndNMOSL=2uW=7u

*M5DRAINGATESOURCEBULK（3311.53518.5）

M6GndAYGndNMOSL=2uW=7u

*M6DRAINGATESOURCEBULK（2511.52718.5）

*TotalNodes:

8

*TotalElements:

6

*TotalNumberofShortedElementsnotwrittentotheSPICEfile:

0

*ExtractElapsedTime:

0seconds

.END