十六进制计数器.docx
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十六进制计数器
4．5．3同步计数器
在数字电路中，将能够实现计数逻辑功能的器件称为计数器，计数器计数的脉冲信号是触发器输入的CP信号。
数字电路所接触到的计数器种类繁多，对计数器按进制来分有二进制，十进制和任意进制的计数器；按触发方式来分有同步和异步计数器；按计数的规则来分有加法和减法计数器等。
描述计数器的一个重要参数称为计数器的计数容量。
计数器计数器容量的定义是：
计数器所能够记忆的输入脉冲个数。
因例4-1所分析的时序逻辑电路能够记忆的输入脉冲个数是5，所以，例4-1所示电路的计数容量为5，又称为5进制加法同步计数器。
因例4-2所示的电路能够记忆的输入脉冲个数是4，所以，例4-2所示电路的计数容量是4。
又因为该电路计数的规则是加法或减法可逆的，所以，例4-2所示的电路为同步4进制加/减计数器。
因例4-3所示的电路能够记忆的输入脉冲个数是10，所以，该电路的计数容量是10。
又因为该电路的触发信号是异步的，所以，例4-3所示的电路又称为十进制加法异步计数器。
计数器的容量又称为计数器的长度或模，简称计数容量。
由上面的分析可见，计数容量描述了计数器电路所能够输出的有效状态数。
若用n表示计数器输出的二进制数的位数，则该计数器的最大计数容量M为2n。
例4-1，例4-2和例4-3详细的介绍了时序逻辑电路的分析方法，研究时序逻辑电路的问题也是分析和设计，下面以计数器为例子来介绍时序逻辑电路的设计方法。
设计时序逻辑电路的方法与设计组合逻辑电路的方法相似，第一步都是进行逻辑问题的抽象。
在组合逻辑电路的设计中，将具体的逻辑问题抽象成真值表，而在时序逻辑电路的设计中，应将具体的逻辑问题抽象成状态转换图。
第二步都是画出卡诺图，并利用卡诺图进行逻辑函数式的化简。
在组合逻辑电路的设计中，化简所得到的结果为最简与或式，而在时序逻辑电路的设计中，化简所得到的结果为时序逻辑电路中触发器的状态方程。
第三步都是选择器件搭电路，在组合逻辑电路的设计中，通常用得.摩根定理处理最简与或式，将最简与或式转化成与非-与非式来搭电路；在时序逻辑电路的设计中，应先选定所用的触发器器件，然后根据化简得到的触发器状态方程列出相应的驱动方程，根据驱动方程来搭建电路。
下面以计数器电路为例，详细讨论时序逻辑电路的设计方法。
1．同步二进制计数器
能够实现二进制数计数功能的器件称为二进制计数器。
二进制计数器有加法和减法，同步和异步之分。
一位二进制数计数器只能对0和1二个状态进行计数，二位二进制数计数器可计数4个状态，三位二进制数计数器可计数8个状态，四位二进制数计数器可计数16个状态。
四位二进制数计数器是数字电路中常用的器件，四位二进制数计数器又称为十六进制计数器。
目前市场上已经有十六进制加法计数器的集成电路产品74161，下面来讨论十六进制加法计数器的设计问题。
根据前面介绍的知识已知，时序逻辑电路设计的第一步是根据具体的逻辑问题，画出时序逻辑电路的状态转换图。
设所设计的电路为4位同步二进制加法计数器，即十六进制加法计数器。
根据计数器状态转换的特点可得十六进制加法计数器的状态转换图如图4-38所示。
根据时序逻辑电路的状态转换图可画出时序逻辑电路状态变量末态的卡诺图如图4-39所示。
画图4-39的方法是：
将纵，横坐标的变量当作触发器的初态，根据初态值找出初态值所对应的最小项位置，将触发器的末态写在最小项方框内分式的分子上，将时序逻辑电路的输出状态写在最小项方框内分式的分母上。
例如，初态为0111，在0111所对应的最小项位置上写末态和输出状态的分式为1000/0。
为了利用卡诺图进行逻辑函数式的化简，将图4-39所示的卡诺图拆成如图4-40所示的五张，每一张卡诺图都表示一个触发器的末态随初态变化的逻辑函数关系，对这些卡诺图进行化简可得时序逻辑电路中各触发器的状态方程。
根据图4-40可得各触发器的状态方程和输出方程为
（4-29）
若选择JK触发器来搭建电路，因JK触发器的状态方程为
，利用比较系数的方法可得电路的驱动方程为
（4-30）
根据式4-30搭建的电路如图4-41所示。
在实际生产的计数器芯片中，为了增加芯片的功能和使用的灵活性，通常在电路中附加有扩展功能的控制输入端。
4位同步二进制数计数器74161的逻辑图如图4-42（a）所示，图4-42（b）为74161的符号。
由图4-42（a）可见，集成电路74161除了图4-41所示的几个引脚外，还增加了并行数据输入端D3，D2，D1，D0，置零（复位）控制信号输入端
，预置数控制信号输入端
，工作状态控制端EP和ET。
正确使用74161的关键是熟悉这些输入控制端引脚的功能，74161输入控制端引脚的功能表如表4-16所示。
表4-1674161输入控制端引脚的功能表
CP
EPET
工作状态
×
×
×
0
1
1
1
1
×
0
1
1
1
××
××
0 1
×0
11
置零
预置数
保持
保持（但C=0）
计数
由表4-16可见，当74161的
时，计数器被置零（复位），不管计数器原来处在什么状态，只要
的信号一出现，计数器的末态都是0000。
当
，
时，计数器进入预置数的状态，在触发脉冲的作用下，并行数据输入端的并行数据D3D2D1D0输入计数器，计数器的末态为Q3Q2Q1Q0=D3D2D1D0；当
，
，且EP=ET=1时，计数器才工作在计数的状态下。
根据4位二进制数计数器的状态转换图可以很方便的画出电路的时序图，4位二进制计数器的时序图如图4-43所示。
由图4-43可见，若将CP当作输入的基准信号，从Q0引出输出信号，因Q0是触发器FF0的输出信号端，单个触发器组成二进制计数器，所以，触发器FF0组成二分频电路，从Q0引出信号的频率是CP信号频率的1/2；若从Q1引出输出信号，因Q1是触发器FF1的输出信号端，两个触发器组成四进制计数器，所以，触发器FF0和FF1组成四分频电路，从Q1引出信号的频率是CP信号频率的1/4；同理可得从Q3引出信号的频率是CP信号频率的1/8；从Q4引出信号的频率是CP信号频率的1/16。
在数字电路中将频率较高的输入脉冲信号CP，变成频率较低的输出脉冲信号的过程称为分频的过程，能够实行分频作用的器件称为分频器。
因计数器有分频的功能，所以，计数器在数字电路中，除了当计数器使用外，还大量的用作分频器。
2．同步十进制计数器
能够实现十进制数计数功能的器件称为十进制计数器。
十进制计数器同样有加法和减法，同步和异步之分。
设计同步十进制计数器的第一步也是画出时序逻辑电路的状态转换图，同步十进制加法计数器的状态转换图如图4-44所示。
根据图4-44的状态转换图也可画出时序逻辑电路状态变量末态的卡诺图如图4-45所示。
图4-45中打×的各项表示电路的无关项。
为了利用卡诺图进行逻辑函数式的化简，必须将图4-45所示的卡诺图拆成如图4-46所示的五张。
根据卡诺图化简的方法可得时序逻辑电路中各触发器的状态方程和输出方程为
（4-31）
注意：
上面对
和
进行化简的方法与前面介绍的内容有所差别。
在对
进行化简时，根据前面的知识，最小项m15和m11应取0，此时
的最简表达式为
，比式4-31中的
表达式更简单，但对称性不好。
在搭建计数器电路时，为了使电路具有很好的对称性，通常令JK触发器的输入信号J=K，在这种情况下，JK触发器转化成T触发器，使用T触发器搭建电路可以实现电路的对称性。
为了使
的状态方程与T触发器的状态方程
相对应，特将最小项m15和m11的值取1，化简得到式4-31所示的结果。
根据前面的知识可知，对
进行化简时，最小项m15若取“1”，
的最简表达式为
，该式虽然比式4-31中
的表达式更简单，但
最简表达式的第一项中不含触发器的初态Q3项，列触发器的驱动方程时需采用配项的方法将触发器的初态Q3项前的系数求出，比较麻烦。
为了避免配项的麻烦，利用卡诺图进行触发器状态方程的化简时，不能盲目的追求状态方程的最简而将触发器的初态消掉。
正确的化简法是：
注意保留触发器的初态，并使初态前的系数为最简。
在利用T触发器搭建电路时还要对
的状态方程进行处理，使
状态方程的形式与T触发器状态方程的形式相对应。
处理的过程如下
（4-32）
注意：
在上面运算的过程中使用了
和
的关系。
根据式4-32和式4-31可得触发器的驱动方程为
（4-33）
根据式4-33搭建的电路如图4-47所示。
因十进制计数器内部含有四个触发器，四个触发器可输出4位二进制数，4位二进制数可描述16种状态。
十进制计数器仅用这16种状态中的10种，还有6种状态作为电路的无关项没有用。
计数器在正常工作的状态下，电路的状态应处在有效循环的圈内，这些无关项将不会出现。
但是，计数器在刚接通电源工作的时候，这些无关项有可能出现。
当无关项出现的时候，电路处在无效循环的工作状态下，在触发脉冲的作用下，电路的状态可以从无效循环自动进入有效循环的过程称为自启动。
为了计数器工作的稳定性，要求计数器应工作在能够自启动的状态下。
为了保证所设计的计数器可以自启动，电路设计完之后，应对所设计的电路进行自启动的分析。
当自启动分析证明所设计的电路具有自启动的功能时，所设计的电路才是合理的。
若自启动分析证明所设计的电路没有自启动的功能，应改进电路的设计使电路具有自启动的功能。
根据例4-3所介绍的方法可得图4-47所示电路包含自启动过程的状态转换图如图4-48所示。
由图4-48可见，图4-47所示的电路具有自启动的功能。
在图4-47电路的基础上增加与74161芯片相同的控制信号输入端即可组成同步十进制加法计数器集成电路芯片74160。
图4-49（a）是74160芯片的逻辑图，图4-49（b）是74160芯片的符号。
正确使用74160芯片的关键也是熟悉这些输入控制端引脚的功能，因74160芯片输入控制端引脚的功能与74161芯片输入控制端引脚的功能表完全相同，所以表4-16也是74160芯片输入控制端引脚的功能表。
在设计电路的过程中，为了保证所设计的计数器具有自启动的功能，可以在逻辑抽象时预先设定自启动的过程，如图4-50所示。
〖例4-5〗设计同步十进制减法计数器，设该计数器的状态转换图预先设定为如图4-50所示的形式。
〖解〗自启动过程设定以后，计数器电路中，触发器状态方程的卡诺图已经不包含无关项。
与图4-50状态转换图相对应的卡诺图如图4-51所示。
根据前面所介绍的方法将图4-51所示的卡诺图拆成5张，并对卡诺图进行化简，可得组成计数器的各触发器的状态方程和输出方程为
（4-34）
若选择D触发器来搭建电路，根据D触发器的状态方程
，可得电路的驱动方程为
（4-35）
因时序逻辑电路是由触发器和组合逻辑电路组成，利用PLD器件搭建组合逻辑电路非常简单，所以，时序逻辑电路可以由PLD器件和触发器组成。
利用PLD器件和D触发器组成的同步十进制减法计数器的逻辑图如图4-52所示。
同步加法计数器和减法计数器是数字电路中常用的时序逻辑电路，目前，市场上已经有可实现加法或减法计数功能的集成电路计数器，典型的同步十进制可逆计数器芯片是74LS190，74LS190芯片在不同的输入控制信号作用下，可实现加法或减法计数的功能。
74LS190的功能表如表4-17所示。
74LS190的符号与74160芯片的符号相同，差别仅在状态控制端引脚的名称上。
表4-1774LS190输入控制端引脚的功能表
CP
工作状态
×
×
1
×
0
0
1
0
1
1
×
×
0
1
保持
预置数
加法计数
减法计数
3．任意进制的计数器
能够实现N进制计数功能的计数器称为任意进制的计数器。
任意进制的计数器可以利用前面介绍的方法来设计实现，也可以利用现有的十进制或十六进制集成电路计数器通过适当的连接来实现。
显然，利用现有的十进制或十六进制集成电路计数器通过适当的连接来实现任意进制的计数器比较简单，下面来介绍连接的方法。
（1）N设已有M进制的集成电路芯片，现要将该芯片改成N进制的计数器，且N下面以一个具体的例子来说明连接的方法。
〖例4-6〗用十进制加法计数器芯片74160组成同步七进制加法计数器。
〖解〗在74160的状态转换图上设法将3（10-7=3）个状态跳越掉，即可组成七进制的计数器，七进制加法计数器的状态转换图如图4-53所示。
图4-53说明在十进制加法计数器上设法将0111，1000和1001三个状态跳跃掉，将十进制的计数器变成七进制的计数器。
根据74160芯片的功能表可知，跳跃可以在异步置零输入端
或预置数输入端
加适当的信号来实现。
图4-53说明两种不同的连接方法的跳跃情况。
若选择异步置零输入端
作为跳跃控制信号的输入端，因74160异步置零输入端
动作的特点是：
当
时，计数器内部的触发器马上全部复位，输出为0000。
根据74160动作的这个特点可知，计数器状态转换图中的状态0111为七进制计数器的暂稳态，当该状态出现时，74160异步置零信号输入端
，将计数器内部的触发器全部复位，计数器回到初态输出为0000，图4-53虚线箭头即代表异步置零的跳跃过程。
异步置零控制信号可利用与非门电路组成的译码器自动生成，利用74160异步置零控制端改接的七进制计数器如图4-54（a）所示。
由图4-54（a）可见，当74160的输出为0111时，与非门G输出为“0”，该信号输入74160的异步置零输入端
，使计数器的异步置零输入端
，将计数器内部的触发器全部复位，计数器将0111，1000，1001三个状态跳跃掉，计数器的输出为0000，形成七进制计数器。
因图4-54（a）的电路将1001状态跳跃掉，与该状态相关联的进位信号C同时也被跳跃掉，利用非门电路，按如图4-54（a）所示的连接方法，可从与非门G的输出信号中引出进位信号C。
图4-54（b）是利用74160芯片预置数的功能来实现的七进制计数器。
因74160预置数输入端
动作的特点是：
当
时，计数器进入预置数的工作状态，在触发脉冲的作用下，并行数据输入端D3D2D1D0的数据输入计数器，使计数器的输出Q3Q2Q1Q0=D3D2D1D0。
根据74160动作的这个特点可知，计数器状态转换图中的状态0110为七进制计数器预置数信号产生的状态，当该状态出现时，由与非门电路G组成的译码器输出为0，该信号输入74160预置数输入端
，使74160进入预置数的工作状态，在触发脉冲的驱动下，并行数据输入端D3D2D1D0=0000的数据输入计数器，使计数器回到初态，计数器的输出Q3Q2Q1Q0=0000，将计数器的0111，1000，1001三个状态全部跳跃掉，十进制计数器变成七进制计数器。
图4-54（b）中的非门电路也是用来产生进位信号C。
由上面的分析过程可见，用异步置零输入端
和预置数输入端
来改接电路时，产生
和
译码信号的状态不相同。
因
的动作特点是直接置零，所以，产生
信号的状态是电路的暂稳态，该状态在电路工作的过程中仅短暂出现，以产生
的置零信号，随着触发器置零工作的完成，该状态自动消失。
产生置零信号的暂稳态就是计数器的进制N。
例如，产生七进制计数器置零信号的暂稳态即为0111，即二进制数的7；产生五进制计数器置零信号的暂稳态为0101，即二进制数的5。
因
动作的特点是：
时计数器进入预置数（等待置数）的状态，在CP触发脉冲的作用下，计数器置数，将并行数据输入端的数据0000输入计数器，使计数器的输出数据等于并行数据输入端的数据0000，所以，产生预置数输入信号
的状态是计数器的进制减1。
例如，产生七进制计数器预置数信号
的状态是0110，即二进制数的6（7-1）；产生五进制计数器预置数信号
的状态是0100，即二进制数的4（5-1）。
因图4-54（a）的电路存在着置零信号持续时间极短，在触发器复位的速度不相同的情况下，可能产生复位动作慢的触发器复位动作还未完成时，复位信号已经消失，导致电路产生没有完全复位的误动作，所以，图4-54（a）电路工作的可靠性较差。
利用RS触发器来延长触发器复位信号的持续时间可改进图4-54（a）电路工作的可靠性，改进的电路如图4-55所示。
图4-55电路的工作原理是：
当触发器的输出信号为0110时，在CP脉冲上升沿的触发下，计数器进入暂稳态0111，与非门G输出低电平信号“0”将基本RS触发器置位，从基本RS触发器的Q输出端产生进位输出的高电平信号，从基本RS触发器的
输出端产生低电平置零信号输入74160，使74160内部的计数器复位，与非门G输出为高电平1；在CP脉冲为高电平1的期间，基本RS触发器在
信号的驱动下进入保持的状态，延长了复位信号的持续时间，以保证计数器内部的触发器完全可靠的复位，提高电路工作的可靠性。
当输入的CP信号变成低电平0时，低电平0的信号使基本RS触发器复位，输出Q=0，
，74160的复位信号消失，74160进入正常的计数状态。
由上面的分析可见，采用异步置零输入端改进电路较麻烦，所以，在实际电路中通常是采用4-54（b）所示的电路进行任意进制计数器的改接。
若实际的电路只要求是七进制的计数器，并不要求一定要从0000开始计数，还可以采用如图4-56所示的电路实现七进制计数器的连接。
图4-56电路的工作原理是：
当74160的状态为1001时，74160的进位信号输出端C输出高电平的进位信号，该信号经非门电路产生
的预置数信号输入74160的预置数信号输入端，使74160进入预置数的工作状态，在CP触发脉冲的驱动下，74160将并行数据输入端的信号0011输入计数器，使计数器的状态变成0011，将74160的三个状态0000，0001和0010跳跃掉，组成七进制的计数器。
（2）N>M的情况
在N>M的情况下，必须用多片M进制的计数器组合成N进制的计数器。
在组合的过程中，片与片之间的连接方式有串行进位和并行进位两种，进制改变的方法也有整体复位和整体置数两种，下面以具体的例子来说明任意进制计数器的组成方法。
〖例4-7〗用十六进制加法计数器74161组成同步六十进制加法计数器。
〖解〗因六十进制计数器的N大于十六进制计数器的M，所以，要用两片74161来组成六十进制的计数器。
因60可写成10×6，也可写成5×12等。
这种情况说明，在N可分解为两个小于M的因数M1和M2相乘时，可采用串行进位或并行进位的方式将进制分别为M1和M2的两个计数器串联组成N进制的计数器。
以10×6为例，用串行进位方式组成的六十进制计数器如图4-57所示。
该电路的工作原理是：
芯片74161
（1）组成十进制的计数器，芯片74161
（2）组成六进制计数器。
当芯片74161
（1）的输出为1001时，与非门G的输出为低电平信号，该输出信号除了产生芯片74161
（1）所需的预置数
的信号外，还作为芯片74161
（2）的触发信号。
在CP触发信号的驱动下，芯片74161
（1）被置数回到初态0000的同时，与非门G的输出从0跳变为1，产生一个脉冲上升沿，触发芯片74161
（2）计数一次。
上述的工作过程说明，芯片74161
（1）计数十个脉冲，芯片74161
（2）计数一个脉冲。
两个计数器之间的进制为十进制，两个计数器进制数相乘的结果为六十，组成六十进制的计数器。
由图4-57可见，串行进位连接方式的特点是第一片的进位信号与第二片的触发脉冲信号以串联的形式相连接，所以，称为串行进位连接方式。
工作在串行进位连接方式的两片计数器处在异步工作的状态下，因这种工作状态不利于整体复位或置数功能的实现，所以在实际电路中通常采用并行进位的方式来连接电路。
用并行进位方式组成的六十进制计数器如图4-58所示。
由图4-58可见，并行进位方式两片计数器的触发信号是相同的，工作在同步计数的状态下。
并行进位方式计数器的工作原理是：
在工作的过程中，因芯片74161
（1）的EP和ET控制端接高电平信号1，该芯片始终工作在计数的状态下；因芯片74161
（2）的EP和ET控制端通过非门电路与芯片74161
（1）译码电路与非门G的输出信号相接，只有当与非门G输出低电平时，芯片74161
（2）才进入计数的工作状态，反之芯片74161
（2）不计数。
由图4-58可见，芯片74161
（1）为十进制计数器，芯片74161
（2）为六进制计数器。
当芯片74161
（1）的状态为1001时，与非门G输出低电平，该信号通过非门电路成为高电平，使芯片74161
（2）的EP和ET控制端为高电平，芯片74161
（2）进入计数的状态，在触发脉冲的驱动下，芯片74161
（1）回到初态0000的同时，芯片74161
（2）计数一个输入脉冲后退出计数的状态。
综上所述可得图4-58电路动作的特点是：
第一片芯片计数十个脉冲，第二片芯片只计数一个脉冲，两片计数器进制数相乘的结果为60，所以，图4-58所示的电路为六十进制计数器。
在图4-58电路的基础上，接上显示译码器和七段字符显示器即可组成如图4-59所示的六十进制计数器数码显示电路。
图4-59所示电路的工作原理是：
从计数器74161
（1）和74161（20输出的二进制数代码，分别输入显示译码器7448的数据输入端，驱动数码显示管显示0～9和0～5的数码，给出60进制数码显示的结果。
若给图4-59所示的电路提供精确的秒脉冲信号CP，图4-59所示的电路即可组成电子钟秒针时间显示电路。
再搭建一个与图4-59完全相同的六十进制计数器显示电路，并将秒针时间显示电路的进位输出信号作为该电路的触发脉冲信号，即可组成电子种的分针时间显示电路。
在分针时钟显示电路的前面再加一级12进制或24进制的计数器显示电路，并将分针时间显示电路的进位输出信号作为该电路的触发脉冲信号，即可组成时针时间显示电路。
时针时间显示电路，分针时间显示电路和秒针时间显示电路组合起来，即可组成用数码显示的电子钟。
利用计数器组成的分频器，对晶体振荡器输出的高频信号进行分频处理后，可获得电子钟所需的秒脉冲信号（第5章介绍）。
例4-7说明的是N=M1×M2的情况，当N不能写成M1×M2的情况下，必须用整体置数或整体置零的方法来组成任意进制的计数器。
整体置数的特点是：
多片计数器采用并行进位的连接方式，且各计数器预置数输入控制端
连接在一起。
整体置零的特点是：
多片计数器采用并行进位的连接方式，且各计数器置零输入控制端
连接在一起。
因整体置数电路较整体置零电路工作的可靠性高，所以，实际电路大多是采用整体置数的连接方法。
采用整体置数连接方法的电路如图4-60所示。
〖例4-8〗试分析图4-60所示电路的进制数，并说明该电路的分频比是多少。
〖解〗图4-60所示的电路由两级并行进位方式组成的任意进制计数器，其中的74161
（1）芯片的EP和ET控制端接高电平，该芯片在任何时刻都处在计数的工作状态下，该芯片的输出信号为任意进制计数器输出二进制数的低位；因74161
（2）芯片的EP和ET控制端接74161
（1）芯片的进位信号输出端C，所以，74161
（2）芯片只有在74161
（1）芯片有进位输出信号时才处在计数的工作状态下。
因74161为十六进制的计数器，所以，74161
（2）芯片计数状态的特点是，输入16个脉冲
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