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全数字锁相环原理及应用
全数字锁相环原理及应用
2011年11月18日
摘要：
锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。
随着数字集成电路的发展,全数字锁相环也得到了飞速的发展.由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的
情况下保证锁定精度。
鉴于此,本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。
为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。
全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。
本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究.
关键词：
全数字锁相环;锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器;时间数字转换器；数字环路滤波器；FPGA；
PrincipleandApplicationofall—digitalphase-lockedloop
Abstract:
Phase—LockedLoopisanegativefeedbacksystemthatcaneffectivelytracktheinputsignal’sphase.Withthedevelopmentofdigitalintegratedcircuits,all—digitalphase—lockedloophasalsobeenrapidlydeveloped.Becauseofthecontradictionbetweentheexistenceofphase-lockedprecisionandphase-lockedtime，itmakesthetraditionalall—digitalphase—lockedloopdifficulttoensurethelocktimemeanwhileaswellasphase-lockedprecision。
Sosomenewstructuresofall-digitalphase-lockedloopareanalyzedinthispaperandprogrammedinVHDLlanguagewithsimulationunderFPGA。
InordertoextendtheapplicationfromradiotoRF，whichincludingRFmodulessoftwareconfigurableproblemsandthedifficultytointegrateRFanddigitalcircuitinonesystemduetosomefactorscontainthelowvoltageandlargenoiseofthedigitalswitchesetc.ThispaperwilltrytoputoutanewthoughtfordigitalRF.All—digitalphase—lockedloopisoneofthemostimportantmodulesindigitalRF.Itisnotonlythefoundationoftransmitterwhichcanberealizedbysoftwareconfigurablegeneralmodulator，butalsothefoundationofreceiverwhichcanbeprovidedwiderangeoflocalvibrationsignal。
Thispaperparticularlymakesastudyofthesystemcharacteroftall—digitalphase—lockedloopanditsvitalmodules。
Keywords:
ADPLL;Lockedtime;Lockedprecision；PIDcontrol;Automoduluscontrol;DCO;TDC；DigitalLoopFilter;
1.引言
锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-LockedLoop，简称PLL。
目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛,已经成为各种电子设备中不可缺少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
虽然锁相环（PLL）技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大,随着高新科技的发展,使得它的性能需要不断地改进和提高，因此,锁相环的设计与分析也成立集成电路设计者的热点。
设计者们也不断提出了新的锁相环结构［1-3］，以适应不同场合的需求。
2。
锁相环的原理
锁相环路能够使一个特殊系统跟踪另一个系统[4］。
确切的说,锁相环是一个使输出信号（由VCO或DCO振荡产生）与输入信号保持频率和相位同步的电路.在同步（锁定状态）时,输出信号和输入信号频率相等,相位差为零，或者保持为常数，即输出信号锁定到输入信号的相位上。
2。
1模拟锁相环构成
锁相环路的基本组成［5]如图1所示。
该系统主要是由鉴相器（PhaseDetector,PD）、环路滤波器（LoopFilter，LF）和压控振荡器（VoltageControlledOscillator，VCO）组成.虽然实际中有各种形式的环路,但它们都是从基本环路演变过来的。
鉴相器为一相位比较器，用于检测输入信号相位
与压控振荡器的输出信号的相位
的相位误差
。
输出信号是相位误差信号
的函数
鉴相特性有很多形式,有正弦特性、锯齿特性和三角特性等。
环路滤波器的作用是滤除误差信号中的高频成分和噪声，保证环路的性能要求和系统的稳定性。
压控振荡器的主要作用是受控制信号
控制作用，牵引压控振荡器的频率向输入信号的频率靠拢，最终使输出信号与输入信号频率相等。
图1锁相环基本组成
众所周知，锁相环有两种工作状态:
锁定状态和失锁状态。
如图1所示,鉴相器把输入信号和VCO输出信号的相位进行比较，输出信号为两种信号的相位误差信号
，该信号正比于输入信号和VCO输出信号的相位误差，通常为交流信号调制的直流信号.经低通滤波器，滤除交流（高频）分量,产生误差控制电压
控制VCO，使其向着减小相位误差的方向改变其频率.使输入信号和压控振荡器的输出信号的频率相等，相位误差为零或为一恒定值，此时锁相环进入锁定状态.环路锁定时,输入信号的频率与压控振荡器的输出频率完全相等，但是相位差并不一定为零,稳定的相差和起伏的相差均存在于锁相环路中。
过大的相位误差,会引起锁相环失锁。
在失锁的情况下，如果输入信号的频率不等于VCO输出信号的频率,那么鉴相器就会产生控制电压去控制VCO使其频率与输入信号严格保持一致，最终是锁相环锁定。
2.2闭环控制系统的工作原理
为了说明锁相环的工作原理,先简单介绍一下闭环控制系统的工作原理。
环控制系统的原理框图如图2所示。
图2闭环控制系统
控制系统的作用是要让输出量按照我们想要的结果:
即预定值去变化。
反馈网络通过测量形成反馈量，控制器通过比较输入量与反馈量从而形成一个控制信号。
通过这个控制信号，作用于控制对象使其按照我们要的规律那样去变化，从而达到消除或减小偏差的效果.由上述叙述，我们知道，闭环控制系统的工作原理可简单概括为:
信号比较、产生控制信号和形成反馈从而消除或减少偏差。
所以闭环控制系统是一个负反馈系统。
闭环控制系统的指标主要是稳定性、准确性、快速性。
为了使这些指标满足一定要求，往往需要在控制器和控制对象之间串接一个校正网络,如图3所示：
图3有校正网络的闭环控制系统
在自动控制理论中，常称输入量为控制量,输出量为被控制量，控制对象的输入信号为控制信号.
2.3锁相环的工作原理
在锁相环中，PD是控制器，VCO是控制信号，LF是校正网络。
一般来讲，反馈信号等于输出信号，即反馈量等于输出量.鉴相器对输入信号与反馈信号之间的相位进行比较，并输出相位差信号，即产生一个控制信号，并通过电路减小或消除相位差.这就是锁相环的工作原理。
由于偏差是输入量和反馈量之差，所以锁相环的输入量是输入信号
的相位,输出量是输出信号
的相位。
下面我们把锁相环的工作原理作简单的定量分析［6]。
为方便分析，设输入为固定频率信号
（1）
环路的输入相位为
反馈相位为
，环路瞬时相位误差为:
（2）
对上面两边微分得:
（3）
式中
为输入信号频率与VCO固有频率之差,称为环路固有频差。
表示控制电压使VCO产生的频率变化,称为控制频差。
为瞬时频差（可简称频差）.因此，可以得到这三个频差之间的关系为:
瞬时频差＝固有频差－控制频差环路可以消除固有频差，但存在一定相差。
当锁相环输入信号的频率固定时，它的输出信号频率可以与输入信号频率相同，即锁相环可以消除频差。
但能否消除相差取决于所用LF的形式.若LF的直流增益为无穷大，即可消除相差.因为这时虽然
和
都等于零，但通过一个直流增益为无穷大的LF，可得到所需要的控制电压
.若LF的直流增益为有限值，则不能消除相差。
3.一种PID控制的全数字锁相环的研究与仿真
全数字锁相环也是一种能够跟踪输入信号相位的闭环自动控制系统[7-11].它根据输入信号和反馈信号的相位差，来调整压控振荡器的输出频率，最终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差.
传统的PI控制器［12-18］可以消除稳态误差，保证锁定精度，但是对阻尼有不利影响。
在PI控制器中引入微分项可以改善响应速度和阻尼，保证了锁定时间,但不能减少稳态误差，因此这里提出的积分分离PID控制能够大大改善响应时间和阻尼并减少稳态误差。
从而保证了锁相精度和锁相时间。
3.1电路结构与工作原理
3。
1.1全数字锁相环电路结构
图4全数字锁相环系统框图
图中鉴相器采用传统的JK触发器，该鉴相器结构简单，鉴相范围为
，一般工程上能够满足需要.由于鉴相器输出的是二值高低脉冲，因此鉴相器后需要接数字滤波器来平滑高低脉冲的起伏，以此来消除噪声和干扰脉冲的影响，一般的数字序列滤波器有两种:
N先于M序列滤波器和随机徘徊滤波器,但是数字滤波器不是环路滤波器，它是无惰性的.本文使用的是随机徘徊滤波器。
环路滤波器采用PID控制器[19］，能够很好的控制环路相位校正的速度和精度，相对于文献［20]的PI控制器具有更好的特性,具体性能将在下文中分析。
数字压控振荡器采用可变模的分频器.M分频器对输出信号进行分频,以使环路得到相应的倍频信号。
3。
1.2电路工作原理
鉴相器用于比较输入信号和输出信号的相位误差，由此产生一系列高低电平脉冲序列pha，其脉冲的宽度与输入和输出信号的相位误差成正关系。
而K序列滤波器主要的作用是对相位误差信号进行量化，同时又可以消除输入信号中的噪声和干扰信号的影响。
如果pha信号为高电平，K序列滤波器就会对f进行加计数，当计数器溢出时,一方面向环路滤波器产生一加脉冲i，同时使计数器复位，重新计数.相反,pha信号如果为低电平，K序列滤波器对f进行减计数，当计数器减为零时，一方面向环路滤波器产生一减脉冲d，同时计数器复位，重新计数。
在一个pha周期内，K序列滤波器产生的加减脉冲的综合值表征了输入信号和输出信号的相位误差的大小,由于干扰和噪声的影响是随机的,此时K计数器产生的加减脉冲序列的概率是相等的，因此环路具有较强的抗干扰能力。
环路滤波器采用了PID控制［21,22］，所以，数字压控振荡器输出的信号经M分频后,一方面反馈给环路滤波器作为采样信号,环路滤波器在其上升沿对一个pha周期内由K计数器产生的加减脉冲个数进行计数综合、PID计算、并把计数值输出给压控振荡器作为分频因子和寄存器清零操作。
在控制过程中,由于把压控振荡器输出的信号经M分频后的信号作为环路滤波器的采样信号，因此，采样周期信号和输出信号的周期是同步的，这样一方面保证了环路滤波器逐周波控制,另一方面保证了在压控振荡器在计数开始的同时赋予其寄存器新的分频值。
在传统的PI控制中,由于积分项的存在,虽然可以消除静差、提高精度。
但在过程的启动、结束或大幅度增减设定值时，短时间内系统会输出很大的偏差，会造成PI运算的积分积累，最终引起系统较大超调，甚至引起系统的振荡，因此本文采用了积分分离的PID控制算法，既保持了积分作
用，又减少了超调量，使控制性能有了较大的改善。
具体的实现方法为：
根据实际情况设定一个阈值
；这里设计中采用
，
为时钟频率。
如果
，采用PD控制，可以避免过大的超调量，使系统有较快的响应。
如果
，则采用PID控制，保证系统的控制精度。
由此可以得出环路滤波器的传输函数为：
，
（4）
（5）
3.2全数字锁相环的系统各模块的仿真
3。
2。
1鉴相器模块
这类的鉴相器采用JK触发器，其鉴相范围较宽，能满足一般工程的需要.其结构图如图5所示.
图5JK触发器结构图
其仿真波形如图6所示。
图6JK触发器仿真图
由JK触发器的仿真图可以看出，当fin=‘0'且fed=‘1’时，JK触发器的输出为0，反之，输出为1，当fin和fed同时为1时,输出为上一个输出值的相反值。
3.2。
2序列滤波器模块的仿真
一般数字序列滤波器有两种：
N先于M序列滤波器和随机徘徊滤波器，它们不是环路滤波器，也是无惰性的，加在环路中并不影响环路的阶数，仅起到滤噪和抗干扰的作用.这里采用的是随机徘徊滤波器。
序列滤波器的仿真波形图如图7所示,图中j为鉴相器的输出；mo为序列滤波器的计数模值；up和down分别为进位脉冲和借位脉冲；d为时钟脉冲信号。
通过仿真波形图可以看出当序列滤波器达到计数模值的时候会相应的产生进位脉冲和借位脉冲，与预期的效果一致。
图7序列滤波器仿真波形
3。
2.3控制模块PID的仿真
这里采用PID控制器作为环路滤波器。
PID控制器可以很好的改善系统响应时间和锁相的精度，PID控制器的作用主要是对K序列滤波器产生的加减脉冲个数进行综合计算,产生一个控制参数控制压控振荡器的分频系数。
该设计中PID控制器的仿真波形图如图8所示.
图8PID控制器仿真图
3.2。
4VCO模块仿真
压控振荡器实际上就是一个分频器,其分频系数由PID控制电路给出，压控振荡器通过对时钟信号的分频来实现相位的调整.压控振荡器的结构原理图如图9所示。
图9压控振荡器的总体结构图
从图9中可以看出，该分频器包括奇分频和偶分频两个模块由，因为PID的输出值不确定，可能是奇数也可能是偶数，因此该分频器包含奇数分频和偶数分频两个模块，这样对于任何整数都能够实现占空比为1：
1的分频。
该分频器的总图仿真波形如图10所示.
图10分频器仿真波形图
3.3小结
这里提出的PID控制的全数字锁相环，有效的减少了时间，提高了锁定精度，还具有很强的通用性，总体结构简单，电路参数配置方便，集成度高，仿真结果表明该锁相环能够满足一般工程上的需要。
占用的资源较少，易于集成，容易制成片上系统（Soc）.
4。
全数字锁相环在数字射频中的应用
全数字锁相环的概念其实很早就有[23-28]而Staszewski博士为数字射频处理器提出一种全新的ADPLL结构如图11所示。
严格来说，该结构中DCO有部分模拟电路，之所以仍称之为“ADPLL”，在文献[29]Staszewski博士给出了以下解释：
1）在数控振荡器输出时钟锁定在参数时钟的过程中整个环路完全工作在数字域中，即所有的信号都是数字信号；2）各模块的设计和构造也是按照数字系统的设计方法进行的。
这一提法在国际上已经被广泛地接收,而且在之后的很多文献在研究这种锁相环时均使用“ADPLL”这个名称。
为此，在本文也沿用这个约定俗成名称，下文所使用的“ADPLL"或“全数字锁相环"如未加说明均指图11所示的“数字射频中全数字锁相环”。
在数字射频中，全数字锁相环主要是用来完成两种工作：
1）作为频率综合器,为接收机提供一个调频范围很宽的本地振荡信号；2）和DPA一起构成一个通用的调制器，通过数字信号的控制可以实现不同的调制信号。
图11数字射频中全数字锁相环的基本结构[29］
整个全数字锁相环系统主要由全数控LC振荡器、时间－数字转换器、高速/低速数字相位累加器、数字鉴相器以及数字环路滤波器组成.DCO所产生的输出振荡信号经过高速的相位累积器来计算DCO输出信号的整数相位.而时间数字转换器测量出输出信号和参考时钟的分数相位差，并将其转化为相对应的数字信号。
低速相位累加器在调整后参考时钟的控制下根据输入数字频率控制字（FrequencyControlWord,FCW）进行累计，作为参考相位值.前面三项，经过数字鉴相器,即一个多输入的加法器，得到了相位差。
这个相位差是一个具有一定位宽的数字信号。
该误差信号经过数字环路滤波器之后，直接控制DCO，使DCO经过一段时间后能够输出FCW所指定的振荡频率。
当改变FCW，DCO就会输出不同的频率，从而实现了一个频率综合器的功能。
由于FCW本身可以包含分数部分，所以环路中不需要使用Sigma-Delta调制技术，就能实现分数的频率综合。
5。
总结与展望
锁相环是一种相位负反馈系统，它在无线电技术等各个领域得到了非常广泛的应用.本文主要阐述了全数字锁相环的基本原理,探讨了一些新的锁相环结构，并且在数字射频方面对全数字锁相环ADPLL的应用进行了展望和拓展。
数字射频具有很强的可配置性.将数字信号处理器和数字射频处理器DRP集成在一个SoC环境下，DSP提供强大的处理功能，可配置的DRP提供根据参数输出射频信号，两者共同构成了软件无线电平台。
但关于具体DSP如何有效的控制DRP，不管是理论上还是工程实现上仍然有许多问题需要更深入的研究。
参考文献
[1]单长虹，孟宪元。
基于FPGA的全数字锁相环的设计[M]。
电子技术应用，2001,（9）:
58-60
[2]C.YTan.TunetrackingwithaPLLintheTevatron.NuclearInstrumentsandMethodsinPhysicsResearchSectionA：
Accelerators，Spectrometers，DetectorsandAssociatedEquipment[J].2006，（557）:
615—620
[3]房骅,周亚斌。
嵌入式数字锁相环的设计实现.西安工程科技学院学报［J］，2006，20
（1）：
88—91
[4]倪虹霞,杨信昌.基于VHDL的全数字锁相环的设计.长春工程学院学报［J］,2005，19（3）：
53-56
[5]ChingCheChung，Chen—YiLee.AnAll—DigitalPhase-LockedLoopforHigh—SpeedClockGeneration.IEEEJournalOfSolid—StateCircuits［J].2006，（38）：
347-351
[6]熊磊，高培军,牟丹.基于FPGA的高速数字锁相环的设计与实现［J］.电子技术应用,2005,（12）：
88-90
[7]段玉宏，夏国忠，胡剑等，TD—SCDMA无线系统原理与实现[M]，北京,人民邮电出版社，2007:
6-755581-583
[8]YoungshinWoo,YoungMinJang,ManYoungSung。
Anovelmethodforhighperformancephase—lockedloop.JournalofCircuits,System，Computers[J]。
2004,（13）:
53—56
[9]AymanMounir，AhmedMostafa,MagedFikry。
AutomaticBehavioralModelCalibrationforEfficientPLLSystemVerification[C］.IEEE,2006：
1530—1591
[10]胡华春，石玉。
数字锁相环原理与应用［M].上海:
上海科学技术出版社，1990:
1—145
[11]耿计芳.高精度自动变模控制全数字锁相环的设计［J]。
天津大学学报,2006，28（4）:
293—297
[12]王照峰,王仕成，苏德伦。
锁相环电路的基本概念及应用研究[J]。
电气应用,2005，24（8）:
46—48
[13]李尧，董姝敏，乔双。
锁相环的改进及仿真。
东北师范大学学报（自然科学版）［J］,2005，37（4）:
53—56
[14]罗苑棠。
CPLD/FPGA常用模块与综合系统设计实例精讲[M]。
北京：
电子工业出版社,2007:
10—200
[15]李亚斌,彭咏龙，李和明.自采样比例积分控制全数字锁相环的性能分析和实现。
中国电机工程学报[J],2005，9（18）：
64—69
[16]陶永华,尹怡欣，葛芦生.新型PID控制及应用[M].北京：
机械工业出版社,2006:
30—102
[17]张亦华,延明。
数字电路EDA入门VHDL-程序实例集［M］。
北京：
北京邮电大学出版社,2003：
50—150
[18]MatrosovV.V。
TheDynamicsofaFrequencyandphaseControlledOscillator.RadioPhysicsandQuantumElectronics[J]。
2007，47:
297-304
[19]刘皖,何道君,谭明。
FPGA设计及应用［M].北京:
清华大学出版社,2006：
108-151
[20]吴继华，王成.AlteraFPGA/CPLD设计［M].北京:
人民大学出版社，2007：
181—211
[21]潘松,黄继业。
EDA技术实用教程（第三版）[M].北京：
科学出版社,2006:
1—156
[22]任晓东,文博。
CPLD/FPGA高级应用开发指南［M］。
北京:
电子工业出版社，2007：
56—119
[23]KaradamoglouK,PaschalidisN,et—al.An11—bithigh-resolutionandadjustable-rangeCMOStime-to—digitalconverterforspacescienceinstruments。
IEEEjournalofsolid-statecircuits［J],200439
（1）：
214—222.
[24]ChungC，andYeeCY。
AnewDLL—basedapproachforall-digitalmultiphaseclockgeneration.IEEEjournalofsolid—statecircuits[J]，2004，39（3）:
469-475。
[25]HajimiriA，LimotyrakisS，LeeTH。
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