简易数字信号传输性能分析仪.docx
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简易数字信号传输性能分析仪
2011年全国大学生电子设计竞赛
简易数字信号传输性能分析仪（E题）
【本科组】
2011年9月6日
摘要：
本设计通过线性移位寄存器发生器产生m序列的数字信号和伪随机信号，数据率误差绝对值均≤１%，其中数字信号发生器采用了曼斯特编码，时钟数据率在10~100kbps内以10kbps步进可调，伪随机信号数据率为10Mbps。
两路信号的时钟，均由飓风II序列的FPGA产生。
低通滤波器由无限增益多路反馈二阶低通滤波电路实现。
两路信号由高速运放AD811进行信号叠加后输入示波器，显示数字信号的信号眼图。
数字信号分析仪所采用的时钟信号，通过开关切换，可使用数字信号发生器的时钟信号，也可以使用FPGA及其外围电路提取的同步时钟信号。
关键词：
数字信号发生器、伪随机信号发生器、低通滤波器、时钟提取、眼图
Abstract:
ThedesignuseshurricaneIIsequenceofFPGAandproducedataratesof10to100kbpssteppingadjustabledigitalsignaloftheclocksignalandthedataratefor10Mbpspseudorandomsignaltheclocksignal.Thiscanproduceillegalrandomsignal’sclocksignal.Theclocksignal’sdatarateis10Mbps.Atsametimethatcanproducetwowaysignal’smarraythroughregisterthatislinearandcanmove“position”.Inthisdesign,wesimulatetransmissioninformationchannelwithlow-passfilter,thenapplysuper-speedOperationalAmplifierAD811toplustwosignal.ThesumoftwosignalinputOscilloscope,meanwhileinputsynchronizatedclocksignalwhichpickupfromsuperposedsignalbyFPGAanditsperipheral.Thenwecanobserveeyepattern’scharacter.Atlastwecananalyzedigitalsignal’stransmissionproperty.
Keyword:
DigitalSignalGenerator;IllegalRandomSignalGenerator;Low-passFilter;ClockExtraction;EyePattern
目录
1系统方案1
1.1数字信号发生器模块的论证与选择1
1.2伪随机信号发生器模块的论证与选择1
1.3低通滤波器模块的论证与选择2
1.4同步时钟信号提取电路模块的论证与选择3
2系统理论分析与计算3
2.1低通滤波器的分析3
2.1.1带外衰减的计算3
2.1.2截止频率的计算4
2.1.3通带增益的计算4
2.2m序列数字信号产生的原理分析4
2.2.1m序列发生器4
2.2.2线性反馈移位寄存器4
2.3曼彻斯特编码的介绍5
2.4同步时钟提取原理6
2.5眼图的显示方法6
3电路与程序设计8
3.1电路的设计8
3.1.1系统总体框图8
3.1.2数字信号发生电路子系统框图与电路原理图8
3.1.3伪随机信号发生器子系统电路原理图9
3.1.4低通滤波器子系统电路原理图10
3.1.5同步时钟信号提取电路子系统框图与电路原理图10
3.1.6电源电路10
3.2程序的设计11
3.2.1程序功能描述与设计思路11
3.2.2键盘控制数据率及显示程序流程图11
4测试方案与测试结果12
4.1测试条件与仪器12
4.2测试结果及分析12
4.2.1测试结果（数据）12
4.2.2测试分析与结论13
5总结14
参考文献15
附录1：
电路原理图16
附录2：
源程序17
简易数字信号传输性能分析仪（E题）
【本科组】
1系统方案
本系统主要由数字信号发生器模块、伪随机信号发生器模块、低通滤波器模块、同步时钟信号提取电路模块组成，下面分别论证这几个模块的设计方案选择。
1.1数字信号发生器模块的论证与选择
方案一：
用STC89C52单片机的定时器来产生时钟信号
。
当STC89C52使用12MHz晶振时，其机器周期为1
，即定时器的定时精度为1
，这种情况下产生的30kHz、60kHz、70kHz数据率的误差绝对值大于1%；当使用24MHz的晶振时，定时器的定时精度为0.5
，30kHz、70kHz数据率的误差绝对值也还是大于1%。
方案二：
采用直接数字频率合成（DDS）。
DDS技术具有输出频率相对较宽，频率转换时间极短，频率分辨率、稳定度高，全数字化结构，频率、相位均可实现程控等优点，目前得到广泛应用。
题目要求产生10~100kbps的数据率，因此采用专用的DDS芯片AD9833，AD9833可以直接产生正弦波、方波、三角波等常见波形，用单片机改变频率控制字可以方便地控制不同频率的方波输出。
但其输出的电压值偏小，不能驱动线性移位寄存器工作。
方案三：
采用FPGA来产生时钟信号
。
由于所需的数据率为10～100kbps且步进10kbps可调，所以就要求有从10kbps到100kbps十个频率的计算。
在一个工程中只能使用一个PLL核，而且其输出也有要求,故可采用求最小公倍数的方法进行频率点的归纳，得出50Kbps和100Kbps两个频率直接用20M进行偶数分频得到，其余的采用最小公倍频率10.08M偶数分频得到。
而10.08MHz频率直接使用PLL输出。
这种方案从理论上来讲具有最大的灵活性。
综合以上三种方案，选择方案三。
1.2伪随机信号发生器模块的论证与选择
方案一：
采用直接数字频率合成（DDS）。
AD9851是一种高度集成的设备，采用先进的DDS技术，再加上内部高速度、高性能D/A转换器，和比较器，使一个数字可编程频率合成器和时钟发生器功能化。
当参照准确的时钟源，AD9851可以产生一个稳定的频率和相位且可数字化编程的模拟正弦波输出。
此正弦波可直接用作时钟源，在其内部转化为方波成为灵活的时钟发生器。
AD9851采用的最新的高速DDS内核可接受32位的频率控制字，180MHz系统时钟，分辨率为0.04Hz。
方案二：
也可采用FPGA。
因为这个伪随机信号的所需的数据率高达10Mbps,用AD9851产生的10M方波波形质量不是很理想，不是严格的方波，而使用FPGA产生的10M方波波形要比前者好。
FPGA最小系统板所带的是20MHz的有源晶振，然后对此进行2分频，就得到所需的10MHz的数据率，且占空比为50%，误差远小于1%。
综合以上两种方案，以及前面数字信号发生器模块的论证，我们认为数字信号发生器模块选择方案三，伪随机信号发生器模块选择方案二，这样就可以只要使用一块FPGA就可以同时产生10~100kbps的数字信号和10Mbps的伪随机信号，这样产生的信号不但标准而且稳定。
1.3低通滤波器模块的论证与选择
方案一：
增益可调的压控电压源二阶低通滤波电路，如图1所示。
前级运放电路用于实现通带增益可调，后级是同相输入压控电压源二阶电路，只要正反馈引入得当，就既可能在
时使电压放大倍数数值增大，又不会因正反馈过强而产生自激振荡。
带外衰减可达到40dB/十倍频程。
但其截止频率误差绝对值相对较大，而且电路结构比较复杂。
图1增益可调的压控电压源二阶低通滤波电路
方案二：
无限增益多路反馈二阶低通滤波电路，如图2所示。
该电路增加了RC环节，改善了
附近的频率特性，可以使得滤波器的过渡带变窄，截止频率误差小于10%；同时使得衰减斜率的值增大，达到了40dB/十倍频程以上。
而且不会因为放大倍数数值过大而产生自激振荡，其增益大小可以通过R1来调节，电路简单。
图2无线增益多路反馈二阶低通滤波电路
综合考虑采用方案二。
1.4同步时钟信号提取电路模块的论证与选择
采用本位提取电路来实现同步时钟信号的提取，利用锁相环路法。
时钟提取电路可以快速准确地对高速串行输入码流进行位同步时钟提取，即使输入码流中的毛刺现象，本设计电路也有很好的时钟调整恢复功能，极大的减小了误码率。
由于本设计简单占有硬件资源少，因为可以同时调用多个时钟提取电路来提取多路同时输入的不同速度的串行码流的同步时钟，为下一步的数字复接提供了方便。
2系统理论分析与计算
2.1低通滤波器的分析
2.1.1带外衰减的计算
根据
（1）
Q值越大，衰减斜率越大。
欲使带外衰减不少于40dB/十倍频程，则Q应该尽量取大。
本设计中Q都取至了1.2左右。
2.1.2截止频率的计算
由
（2）
可得到表1：
表1低通滤波器的相关参数配置表
截止频率（kHz）
滑动变阻器
电压
增益
100
1000
100
5
50
5
0.1～
200
670
100
4
50
4
0.08～
500
400
51
4
50
2
0.08～
2.1.3通带增益的计算
在该电路中，有
（3）
为了实现带通增益
在0.2~40.V范围内可调，假定
不变，通过改变
的大小。
经理论计算可知在上述配置的参数下，得到其相应的电压增益均可满足设计要求。
具体可调范围见上表。
2.2m序列数字信号产生的原理分析
2.2.1m序列发生器
m序列是最长线性反馈移位寄存器序列的简称。
要构成m序列发生器，关键是确定其特征多项式，并且特征多项式为本原多项式。
n级线性反馈移存器能产生的m序列（p<2n-1）的充要条件是：
（1）f（x）为既约多项式（即不能分解因式的多项式）；
（2）f（x）可整除（xp+1）,p=2n-1；
（3）f（x）除不尽（xq+1）,q则称f（x）为本原多项式。
2.2.2线性反馈移位寄存器
线性反馈移位寄存器（如图3）是由n级移位寄存器、时钟发生器（图中未画出）
及一些异或电路连接而成。
图中
（i＝1,2,…..n-1）为某一级移存器状态，
表示反馈线连接状态:
图3线性反馈移位寄存器
＝１，表示反馈线通，参与反馈；
＝０，表示断开，不参与反馈。
=
=１。
则可用多项式f（x）来描述线性反馈移位寄存器的反馈连接状态，即线性反馈移位寄存器的特征多项式：
（4）
由
=
=１,f（x）中一定包含１和
这两项。
f（x）的次数n表示移存器的级数。
取值（１或０）确定反馈线连接状态。
线性移位寄存器的相继状态具有周期性，周期p≤2n-1。
2.3曼彻斯特编码的介绍
曼彻斯特编码（ManchesterEncoding），也叫做相位编码（PE），是一个同步时钟编码技术，被物理层使用来编码一个同步位流的时钟和数据。
曼彻斯特编码被用在以太网媒介系统中。
曼彻斯特编码提供一个简单的方式给编码简单的二进制序列而没有长的周期没有转换级别，因而防止时钟同步的丢失，或来自低频率位移在贫乏补偿的模拟链接位错误。
事实上曼彻斯特编码存在两种相反的数据表示约定：
第一种是由G.E.Thomas,AndrewS.Tanenbaum等人在1949年提出的，它规定0是由低-高的电平跳变表示，1是高-低的电平跳变。
第二种约定则是在IEEE802.4（令牌总线）和低速版的IEEE802.3（以太网）中规定,按照这样的说法,低-高电平跳变表示1，高-低的电平跳变表示0。
本设计采用的是第一种约定。
2.4同步时钟提取原理
在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。
锁相法是指利用锁相环来提取位同步信号的方法，这里采用锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。
采用QuartusII设计软件对系统进行了仿真试验，并用Altera的CycloneII系列FPGA芯片Ep2c5予以实现。
本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟（clk）上跳沿相比较无非两种情况，如图4和图5所示：
图4码流滞后于本地时钟△T示意图
图5码流超前于本地时钟△T示意图
从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。
用VHDL语言描述为：
if（code_in’eventandcode_in=’1’）then
if（code_inandclk）=’1’then
q<=’1’
else
q<=’0’
endif
endif
程序中输出信号q可作为控制电路的输入信号。
2.5眼图的显示方法
眼图是一系列数字信号在模拟示波器上累积而显示的图形，其形状类似于眼睛，故叫眼图。
在用模拟示波器观察传输的数据信号时，使用被测系统的定时信号，通过示波器外触发或外同步对示波器的扫描进行控制，由于扫描周期此时恰为被测信号周期的整数倍，因此在示波器荧光屏上观察到的就是一个由多个随机符号波形共同形成的稳定图形。
这种图形看起来象眼睛，称为数字信号的眼图。
在本题的基本要求部分中，即是传统的眼图显示方法，直接使用
作为数字信号
的同步时钟信号输入到示波器的外触发端口形成信号眼图，原理如下图。
图6模拟示波器眼图形成原理图
而在本题的发挥部分则是使用从数字信号
中提取的同步信号
进行同步，显示数字信号
的信号眼图，即实时眼图，原理如下图。
图7模拟示波器眼图形成原理图
3电路与程序设计
3.1电路的设计
3.1.1系统总体框图
系统总体框图如图8所示，
图8简易数字信号传输性能分析仪系统总体框图
3.1.2数字信号发生电路子系统框图与电路原理图
（1）数字信号发生电路子系统框图
图9数字信号发生电路子系统框图
（2）数字信号发生电路子系统电路
图10数字信号发生电路子系统电路
3.1.3伪随机信号发生器子系统电路原理图
（1）伪随机信号发生器子系统框图已表示在图9中。
（2）伪随机信号发生器子系统电路
图11伪随机信号发生器子系统电路
3.1.4低通滤波器子系统电路原理图
图12截止频率为100、200、500kHz的低通滤波器电路图
3.1.5同步时钟信号提取电路子系统框图与电路原理图
（1）同步时钟信号提取电路子系统电路
图13同步时钟信号提取电路子系统图
3.1.6电源电路
电源由变压部分、滤波部分、稳压部分组成。
为整个系统提供5V和
12V电压。
这部分电路比较简单，都采用三端稳压管实现，故不作详述，电路图如下所示。
图14三端稳压电源电路图
3.2程序的设计
3.2.1程序功能描述与设计思路
（1）程序功能描述
根据题目要求软件部分主要实现按键、显示、信号发生和同步时钟信号提取。
1）按键实现功能：
设置频率值。
2）显示部分：
信号频率，伪随机信号的频率。
3）分频部分：
精确分出10～100Kbps的数据频率，和10Mbps的伪随机信号的频率，误差≤1%。
4）时钟提取部分：
提取与输入数据同步的时钟。
（2）程序设计思路
1）按键实现：
刚开始没有对按键进行消抖操作，键值很乱，所以需要进行按键防抖的设计，本设计采用延时消抖的方法，步进可增可减，达到非常理想的状态。
2）显示部分：
由于数据要求在有按键按下的时候更新，必须先进行按键扫描。
3）分频部分：
由于每十个频率点都需要输出，如果采用直接分频，算出系数，结果误差很大。
本设计就采用计算最小公倍数，PLL进行倍频的方法，能精确的计算出每个要求的频率点。
3.2.2键盘控制数据率及显示程序流程图
键盘控制数据率的改变，用12864液晶显示当前数据传输数率。
由于按键有抖动，所以在读取键值前需要先进行按键消抖操作。
按键操作时读取的是四位二进制，必须经过数据处理才能送到液晶中显示。
而且液晶在工作前必须初始化。
读取键值后要求进行数据的判断，程序中对每个频率值设置特定的参数。
如果所需频率为10K、20K、40K、50K、80K、100K，则其时钟输入为20M；所需频率为30K、60K、90K，则其时钟输入为18M；所需频率为70K，则其时钟输入为360M。
其程序流程图如下图15所示：
图15数率控制程序流程图
4测试方案与测试结果
4.1测试条件与仪器
测试条件：
检查多次，仿真电路和硬件电路必须与系统原理图完全相同，并且检查无误，硬件电路保证无虚焊。
测试仪器：
模拟示波器，数字示波器，数字万用表（台式），指针式万用表、函数信号发生器。
4.2测试结果及分析
4.2.1测试结果（数据）
1）低通滤波器测试：
表2低通滤波器测试数据
1k
10k
50k
100k
200k
500k
800k
f（fc=100k）
1.5V
1.6V
1.7V
1.0V
0.3V
0.04V
0.015V
f（fc=200k）
1.5V
1.45V
1.4V
1.25V
1.0V
0.35V
0.15V
f（fc=500k）
1.5V
1.5V
1.5V
1.6V
1.8V
1.0V
0.36V
2）数字信号发生器时钟：
表3数字信号表
频率（Hz）
实际输出频率（kHz）
误差
10k
10.0000
0
20k
20.0008
0.08%
30k
30.0007
0.07%
40k
40.0000
0
50k
50.0001
0.01%
60k
59.9998
0.02%
70k
70.0007
0.07%
80k
79.9999
0.01%
90k
90.0004
0.04%
100k
100.0001
0.01%
10M
10000.0004
0.04%
4.2.2测试分析与结论
低通滤波器测试分析：
二阶低通滤波电路的截止频率点有三个，100kHz、200kHz和500kHz。
测试时会在各自的截止频率点输出的信号
为1.0V，这是由二阶低通滤波电路的输出特性决定。
测试时输入信号的
为1.5V，当输入信号的频率为截止频率时，输出为输入的0.707倍。
因此在各自的截止频率点输出均为1.0V。
FPGA输出的电压为3.2V，经低通滤器之后，在截止频率附近（不超过10%）的电压降为2.2V左右。
有所偏差的原因，主要是该低通滤波器的设计参数没有达到最理想点，再加上是电路焊接不当，没有合理布线等等因素都造成了滤波器性能跟理论计算存在差异。
根据上述测试数据，由此可以得出以下结论：
本设计能够比较好的模拟信道传输特性并且测试信号传输性能。
（1）数字信号发生器的时钟频率可看出误差远远≤1%，达到了题目的要求。
（2）低通滤波器能够实现截止频率要求和增益要求。
（3）从信号眼图可以定性的分析出信道的传输特性等技术指标，满足题目要求。
综上所述，本设计达到设计要求。
5总结
通过此次大赛，我们受益匪浅。
让我们明白知识不是力量，运用知识才是力量。
虽然各项指标在理论上达到要求，甚至超出要求，但运用到实际电路中就不是很理想了。
在单独测试的时候，各个模块均大致实现性能，但联调的时候就不是那么容易了，往往会出现这样或那样的问题。
另一方面，虽然我们的方案在一两个方面还存在着不足，没能完全实现发挥部分的功能，但是我们一直坚持着，对各种可行性方案进行了验证，直到比赛结束的最后一刻。
更主要的是我们借助这次机会对自己大学两年来的学习成果进行了一个大抵的检测，加深我们对专业对知识的理解，学会了各种软件的使用方法；同时，让我们认识到团队合作的重要性和分工合作的必要性。
在这比赛期间所培养起来的“精气神”将一直指引我们走向更美好的未来。
参考文献
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[4]王港元.电工电子实践指导[M].南昌：
江西科学技术出版社，2006
[5]全国大学生电子设计竞赛组委会.第六届全国大学生电子设计竞赛获奖作品选编[M]．北京：
北京理工大学出版社，2005
[6]谢自美，电子线路设计•实验•测试（第三版）[M]．武汉：
华中理工大学出版社，2006
[7]童诗白，华成英.模拟电子技术基础[M].北京：
高等教育出版社，2001
附录1：
电路原理图
附录2：
源程序
1、产生10~100kbps时钟信号的程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
ENTITYclock2IS
PORT（datain:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
clkqn:
INSTD_LOGIC;--360MHz
clkjn:
INSTD_LOGIC;--18MHz
clkin:
INSTD_LOGIC;--20MHz
clk1,clk2,clk3:
OUTSTD_LOGIC）;
ENDclock2;
ARCHITECTUREbehavOFclock2IS
SIGNALclkout:
STD_LOGIC;
SIGNALclkout1:
STD_LOGIC;
SIGNALclkout2:
STD_LOGIC;
BEGIN
PROCESS（clkin,datain）
VARIABLEcout1:
INTEGERRANGE0TO999;
VARIABLEcout2:
INTEGERRANGE0TO499;
--VARIABLEcout3:
INTEGERRANGE0TO167;
VARIABLEcout4:
INTEGERRANGE0TO249;
--VARIABLEcout6:
INTEGERRANGE0TO83;
--VARIABLEcout7:
INTEGERRANGE0TO71;
VARIABLEcout5:
I
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