数电实验锁相环倍频器.docx

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数电实验锁相环倍频器

实验11锁相环倍频器

121180166琛

一、实验目的

1学习数字锁相环集成电路，锁相环倍频器的基础知识。

2根据数字锁相环74HC/HCT4046的数据手册，分析、设计数字锁相环倍频器，学习根据集成电路数据手册分析、设计电路的的一般方法。

二、实验器材

双踪示波器、方波信号发生器、数字万用表、CD4046、74LS47。

三、实验预习、研究、思考题

1锁相环锁定与失锁的标志是什么？

如何用示波器来判断？

答：

锁定的标志是输出信号和输入信号频率相同，仅有相位的不同。

用示波器判断，可以调节输入电压，若输出信号与输入信号相位差不变化，频率一致，即两信号相对稳定，则完成锁相。

2锁相环的锁定围主要由哪些因素决定？

答：

由CD4046技术手册可知，期锁定围由R1、R2、C1三个主要参数决定。

具体值要看这三个参数的关系图。

其中，C1、R1决定中心频率，R2、C1决定最低频率，R1、R2决定最高频率和最低频率比值。

3CD4046有两个相位比较器，有何区别？

74HC4046有3个相位比较器，有何区别？

答：

对于CD4046，两个相位比较器分别为异或相位比较器（NOR）即PC1，其相位锁定围为0——180°；相位——频率比较器（PFD），即PC2，其相位锁定围为-360°——360°。

其中PC1比较容易锁定，但是要求输入信号50%占空比，或者是波形较好小信号。

若条件达到尽可能用PC1，否则使用PC2已达到稳定的锁相。

一般多用PC2，比较容易满足条件。

对于74HC4046，除去CD4046已有的两个触发器外，还有第三个触发器JK触发相位比较器（JK），即PC3，其相位锁定围是0——360°。

选择方式与CD4046类似。

4试推导有一个零点的二阶系统的单位阶跃响应的时域表达式和超调量的表达式。

答：

对于有一个零点的二阶系统，其H（s）=

其中a=2ζω，b=ω2，这是一个冲激响应。

其对应阶跃响应为G（s）=

*

。

对其进行拉普拉斯逆变换可知,由于表达式过于复杂，故使用matlab进行拉普拉斯逆变换可得，g（t）=1-（cosh（t*（a^2/4-b）^（1/2））-（a*sinh（t*（a^2/4-b）^（1/2）））/（2*（a^2/4-b）^（1/2）））/exp（（a*t）/2）

其超调量表达式为σ=

。

同样，使用matlab，，Tp=

log（（2*b）/（2*b+a*（a^2-4*b）^（1/2）-a^2））/（a^2/4-b）^（1/2）（另一解为负数不符合实际舍去）

再代入即可求解σ=

=

-1。

但由于matlab功能有限，带入无法求出精确数值解。

其中，我们根据拉普拉斯变换性质，可知

。

5电容C2应如何选取？

C2的不同取值，对实际电路的动态特性有何影响？

答：

C2是低通滤波电路中的接地电阻。

应该先由对系统的动态特性，即快速性和准确性，确定时间常数τ1、τ2，再求R3、R4、C2的参数。

对于此低通滤波器，Kf（s）=

=

，其中τ1=R3C2，

τ2=R4C2。

系统固有频率ωn=

，

，前者为系统固有频率，后者为阻尼系数。

快速性与准确性不可兼得，再由τ1＋τ2＝

，

τ2＝

根据对于系统的需求选取参数，确定C2。

同时，为了使得系统有适当的阻抗，可以让Ｃ２≈８０μＦ。

若其他条件一定，Ｃ２上升，则ωｎ下降，快速性增大，准确度下降。

若Ｃ２下降，则ωｎ上升，

则此时过渡时间增大，快速性下降，准确性升高。

四、实验容与数据分析

1压控振荡器特性的测量。

提供VCO输入端0——5V可变输入电压，测量不同电压下VCO输出端的输出频率。

绘制f——Ｖ曲线特性图。

在本实验中，要求锁定频率为10——500KHz。

经过试验，选取R1=10KΩ，R2=2MΩ，C1=80pF,约为10——500KHz。

电路图：

其中4为输出端，5、8接地，6、7通过C1相连，11、12通过R1、R2接地，16接Vcc。

数据图：

（Y轴单位：

10^5HzX轴单位：

0.5V）

分析：

对于本实验来说的压控振荡器，f与v在1。

5V——4.5V之间线性拟合较好，在v<1.5V和v>4.5V时虽然线性拟合度不高，但仍然是f随着v上升而上升，仍可认为处于锁相状态。

其中频率下限误差在9%，上线误差在0.6%，上限拟合较好，而下限较差。

如果将C改为88μF左右时，也许下限会拟合较好。

2基本锁相环锁定与跟踪的观察。

将锁相环接成基本的闭环频率反馈系统。

将函数发生器PULSE输出的方波加到锁相环的输入端，当方波信号频率f等于VCO中心频率时，锁相环处于锁定状态，此时通过双踪示波器可以看到，输入信号vi与VCO的输出信号频率相等，二者仅存在固定的相位差。

当缓缓改变输入信号频率时，VCO的输出频率也跟着改变，锁相环处于跟踪状态；当输入信号频率超过一定围时，VCO波形稳定变为不稳定，锁相环进入失锁状态。

电路图：

其中3、4直接相连，5、8接地，6、7通过C1相连，11、12通过R1、R2接地，9、13分别通过R3、C2、R4进行滤波。

原理图

波形图：

锁定围：

10——500KHz

取f=250kHz、400KHz、490KHz时的波形进行分析。

其输入波形与输出波形Δt分别为400ns、440ns和440ns，而在我选取的示波器坐标下，40ns为最小单位。

可以认为这40ns为误差。

忽略这一误差值，那么几种不同频率下Δt值一样。

事实上，这个差值为系统的传输延迟时间，一般应该保持不变。

在本实验中，理论上锁相环应该上限能达到500KHz，但是在实验中，当取f=500KHz时，示波器上无法出现稳定的锁相环图像，这说明此时已经失锁。

所以才取490KHz时候的波形进行分析。

同时，对于10KHz时候我也做了图，但是与后三组数据相比，此时示波器上能显示出的最短时间为1μs，若认为其是此时输入输出信号相位差，则不够准确，且从数量级上与后三组一致，可认为此时Δt也是在440ns左右。

3倍频电路

设计并实现数字锁相环，实现输入频率10——500HKHz，输出频率是输入频率的1/4.

电路图

工作原理图

其中3、4之间接分频器，5、8接地，6、7通过C1相连，11、12通过R1、R2接地，9、13分别通过R3、C2、R4进行滤波。

其中倍频器原理图与连线图

分频器采用74LS74的两个D触发器构成的两个二分频器级联构成四分频器。

其中3为信号输入端，12为信号输出端。

锁定频率：

f从2.27Hz——125.6KHz

波形图：

数据分析：

从数据可以看出，当系统处于稳定状态时，锁定围基本恰为原始锁定频率四分之一（9.1KHz——503KHz），说明系统工作稳定。