BCD工艺综述.docx

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BCD工艺综述

BCD工艺及发展状况综述

摘要：

随着市场对低功耗、高效率节能功率电子产品需求的不断扩展，单芯片智能功率集成电路（SPIC）得到了迅猛发展。

目前，SPIC的制造主要采用一种称为BCD（BipolarCMOSDMOS）的集成工艺技术，本文根据实际工艺的电压标准着重阐述了高压BCD、大功率BCD以及高密度BCD工艺的各自特点及发展标准，同时介绍了世界知名IC制造厂商的并阐述了BCD工艺整体的发展特点及趋势.

关键词:

SPIC功率集成技术BCD工艺

1、引言

智能功率集成电路（SPIC）是指将高压功率器件及低压信号处理电路和外围接口、检测、保护等功能电路集成到单芯片上的集成电路技术.SPIC的发展依赖于目前最重要的功率集成技术——BCD工艺，BCD工艺的特点是将硅平面工艺用到功率集成上，该工艺是一种可以将双极、CMOS和DMOS器件同时集成到单芯片上的技术,1986年，由意法半导体公司率先研制成功了第一代BCD工艺，当时的技术被称为MultipowerBCDtechnology[1]，是一种4μm60V工艺，在传统结隔离双极工艺中整合进了纵向DMOS（VDMOS）结构，该工艺采用了12张掩膜版，其工艺截面结构如图1所示：

图1ST公司的第一代BCD工艺集成器件剖面图［1]

在功率应用领域，与传统的双极功率工艺相比BCD工艺具有显著的优势，最基本的优势就是使得电路设计者可以在高精度模拟的双极器件,高集成度的CMOS器件和作为功率输出级的DMOS器件之间自由选择.由于DMOS具有高效率（低损耗）、高强度（无二次击穿）、高耐压、固有的源漏二极管的存在（作用类似续流二极管）和高速的开关特性，因此，DMOS特别适合作为功率开关器件,而且其制造工艺可以和和硅栅CMOS制造工艺兼容，从而有利于功率集成。

整合好的BCD工艺可大幅降低功耗，提高系统性能，增加可靠性和降低成本.

经过近三十年的发展，BCD工艺技术已经取得了很大进步，从第一代的4μmBCD工艺发展到了第六代0.13μmBCD工艺，线宽尺寸不断减小的同时也采用了更先进的多层金属布线系统，使得BCD工艺与纯CMOS工艺发展差距缩小；另一方面，BCD工艺向着标准化模块化发展，其基本工序标准化，混合工艺则由这些基本工序组合而成,设计人员可以根据各自的需要增减相应的工艺步骤.当今BCD工艺中的CMOS与纯CMOS完全兼容，现有的图形单元库可以直接被混合工艺电路调用。

总的来说，今后的BCD工艺主要向着高压，高功率和高密度这三个方向发展,同时提高与CMOS工艺的工艺兼容性,并针对更多的应用需要灵活化工艺设计;另外，BCD技术与SOI技术相结合也是一种非常重要的趋势，目前一些新兴的BCD技术也已经形成体系,如：

HVCMOS—BCD主要用于彩色显示驱动，RF-BCD主要用于实现手机RF功率放大输出级，BCD-SOI主要用于无线通信。

BCD工艺的发展使更多复杂的功能可以集成。

这使SPIC的设计变得更加灵活、方便,设计时间和费用大幅度减少。

这样便出现了将微处理器、存储器等系统的核心单元与接口、电源、保护等单元单片集成的高智能化功率系统（PSoC），即面向系统的高智能功率技术（systemorientedtechnology）。

2、BCD集成电路技术研究进展

2.1国内外知名厂商及其工艺

一些著名国际半导体公司在功率集成技术领域处于领先地位，如德州仪器（TI）、仙童半导体（Fairchild）、PowerIntegration（PI）、国际整流器公司（IR）、飞思卡尔（Freescale）、意法半导体（ST）、Philips、三菱等。

国内拥有BCD工艺线的厂商比较有限，主要有台积电（TSMR）、中芯国际、华虹NEC、上海宏力半导体、上海新进半导体、华润上华等。

ST公司是欧洲功率半导体的最大厂商，其首创的BCD工艺在1980年代中期引入时，马上就成为几乎所有智能功率应用的首选.经过不断改进、分化,ST公司开发了一系列对全球功率IC影响深远的BCD工艺,如BCD3（1。

2μm）[2]、BCD4（0.8μm）[3]、BCD5（0。

6μm）［4]、BCD6（0。

35μm）[5］。

最新的BCD工艺是基于VLSICMOS平台的0.18μmBCD8[6］和0。

13μmBCD工艺。

NXP公司（原飞利浦半导体公司）在BCD工艺方面也做了大量的研究,特别是SOIBCD方面，NXP公司已经推出了一系列基于自己开发的SOIBCD工艺平台的功率集成芯片产品，在低噪声，高可靠性,高频率要求的应用领域占据了很大的市场份额。

TSMC在2009—2012年间推出了模组化BCD工艺,此新的BCD工艺特色在于提供12伏特至60伏特的工作电压范围，可支持多种LED的应用,包括：

LCD平面显示器的背光源、LED显示器、一般照明与车用照明等，且工艺横跨0。

6μm至0.18μm等多个世代,并有数个数字核心模组可供选择。

中芯国际推出的BCD工艺平台主要集中于低压范围，已经实现量产的有0.35μm20V和0.18μm20V外延和非外延工艺平台，更高电压（60V—80V）的工艺平台正在开发中。

华虹NEC在2009年宣布，其非外延0。

35μmBCD工艺开始量产.华虹NEC在2008年成功研发并量产了BCD350（0.35μmBCD）工艺。

针对市场的不同需求，华虹NEC现又推出了非外延工艺的0。

35um BCD工艺，即PMU350工艺。

PMU350在BCD350的基础上用DeepNwell替代了外延层，并简化了工艺流程,使该工艺更具竞争力.华虹NECPMU350工艺主要面向电源管理、显示驱动、汽车电子、工业控制等领域，该工艺的标准配置包括3。

3V/5V的CMOS，12V/18V/30V/40V的LDMOS以及垂直的NPN和水平的PNP双极管.此工艺同时还提供高精度的电阻、高密度的电容及一次性可编程器等多种器件.华虹NEC已经在开发0。

18μmBCD技术平台，以期能够提供电源管理和SOC芯片等更高端的技术。

2.2BCD工艺关键技术

BCD工艺将双极器件、CMOS器件以及DMOS器件集成到同一芯片上,这就要求在兼容工艺下集成后的这些器件能够基本具有分立器件的良好性能，特别是高压器件如DMOS器件；其次,制造出来的芯片应该有更好的综合性能，要有小的寄生效应；此外，尽量要减少工艺的复杂程度，以节省成本。

在这些基本要求之下，BCD工艺的关键技术主要包括三大类问题：

隔离技术，工艺兼容性以及DMOS器件的设计。

2。

2。

1隔离技术

在传统的双极工艺，CMOS工艺和BiCMOS工艺中都会采用隔离技术以实现器件与器件之间，器件与电路之间，电路与电路之间电学上的隔离，BCD工艺中的隔离技术与其他工艺中隔离技术基本类似,主要的隔离技术包括三种：

自隔离，结隔离和介质隔离，如图2所示为三种隔离技术的截面图[7］。

（a）

（b）

（c）

图2BCD工艺中的隔离技术：

（a）自隔离［7］；（b）结隔离［7];（c）介质隔离

自隔离技术是利用晶体管和衬底之间形成的自然形成的反偏PN结来实现隔离的，NMOS晶体管的P阱与N型外延层，PMOS的P型源漏与N型外延之间均形成PN结，只要保证这些PN结均反偏，则各器件就被隔离开来，漏极电流只会通过沟道到达源极而不会流到其它器件中去。

自隔离方法存在一些缺陷:

首先,相邻MOS器件之间为场区，可能存在寄生的沟道，形成寄生MOS管,电流会从寄生MOS管中通过导致器件之间漏电,可以采用场区厚氧化和场区注入来提高寄生MOS管的阈值电压，以防止寄生沟道形成,但是LOCOS技术不可避免的“鸟嘴”效应，使得场氧延伸进入有源区，占据有源区面积同时因为鸟嘴部分场氧较薄，厚场阈值减小，因此易形成漏电通道;其次,若由于噪声等因素使得原本反偏的PN结正偏，发生少子注入，很容易引发闩锁和串扰.

结隔离是BCD工艺中最常见的隔离方式，即通过穿通外延层的深扩散形成反偏的PN结和隔离岛实现隔离，器件做在隔离岛内，这种工艺简单成熟而且对于一般的应用较为有效，所以现在很多的功率IC中均采用PN结隔离。

结隔离存在一些不可避免的的缺陷：

首先，当器件耐压提高，外延层厚度增加，用来形成隔离区的P+注入需要更长的推结时间,杂质的横向扩散更加明显，使得隔离区占据了很大的芯片面积。

通过所谓上下隔离技术可以减少推结时间，从而减小杂质的横向扩散,但是即使这样隔离区的面积还是很大，所以对于高压BCD工艺采用结隔离很难降低其线宽；其次，功率电路中PN结的反向漏电随温度升高而增大,使得功率器件性能退化,甚至导致误操作；另外，PN结大的寄生电容影响了电路工作速度.

介质隔离是指电路中各器件通过绝缘介质隔离，由于是通过绝缘介质隔离，所以介质隔离是真正意义上的物理隔离,目前出现的介质隔离技术主要包括浅槽隔离（STI），深槽隔离（DTI）以及全介质隔离技术。

STI和DTI仅仅是在器件的侧壁形成隔离，而全介质隔离则在器件底部和侧壁都用绝缘介质隔离形成封闭的隔离岛，全介质隔离一般采用现在最为流行的SOI衬底,配合STI或DTI工艺来完成。

介质隔离相比其他的隔离方式存在许多优势：

隔离宽度不受外延层厚度和击穿电压影响，所以可以大大节省芯片面积,现代较低线宽高集成度的BCD工艺一般均采用介质隔离；介质隔离效果很好，器件间的串扰和寄生效应很小，减小了闩锁效应的发生，同时提高了电路速度;介质隔离具有优越的电磁兼容（EMC）性。

但是介质隔离也存在缺陷:

一是其工艺的复杂程度相对较高，因此成本较高,二是介质热导率小于单晶Si，使得器件工作时散热效果较差，很容易引起局部过热,影响器件和电路工作可靠性。

2.2.2工艺兼容性

典型的BCD工艺包含了低压MOS管、高压MOS管、不同耐压的LDMOS、纵向NPN管、横向NPN管、横向PNP、衬底PNP、肖特基二极管、扩散电阻、多晶电阻、金属电阻以及MOS电容等丰富的器件,有些工艺还集成了JFET,EEPROM等器件，不同的器件种类有其各自的特点，集成时就必须考虑兼容性问题,首要的兼容性问题有两个：

一是高压器件和低压的器件的兼容性；二是MOS器件与双极器件的兼容。

首先要选择合适的隔离技术,确保高压部分不会影响到低压部分的正常工作，其他器件不会影响敏感器件的工作；提高光刻版的兼容性是解决兼容性问题的最关键因素，不同器件各区掺杂有不同要求，但是为了减少掩模版数量降低制造成本，希望能够使其中相同类型掺杂能兼容进行,还要合理调整各工艺顺序，在实现工艺兼容的同时,确保器件性能,但有时还是必须在器件性能和兼容性问题上做出折中，因此需要对器件结构和工艺进行巧妙地设计.

2。

2。

3DMOS器件

DMOS器件是整个SPIC中的核心器件,往往需要占据芯片面积的1/2～2/3，BCD工艺方案制定和改进都需要优先考虑DMOS器件的设计和优化，因此DMOS是整个工艺中需要特别关注和专门设计的器件，设计时既要考虑到工艺的兼容性还要尽量保证DMOS器件的性能。

DMOS主要有两种类型：

垂直双扩散MOS（VDMOS）与横向双扩散MOS（LDMOS）。

LDMOS更容易与CMOS工艺兼容而且结构更为灵活而被广泛应用.

LDMOS的基本结构根据不同工艺和应用要求而变化,但大体相同，如图X所示，LDMOS采用双扩散自对准工艺，沟道长度决定于两次扩散横向扩展长度之差；LDMOS的源漏之间存在漂移区，用来承受高压.图3（a）—（d）均为典型LDMOS结构。

根据电压等级分类，LDMOS可以分为中低压LDMOS（一般在15~200V）和高压LDMOS（500V以上），中低压LDMOS,如图3（a）所示，多晶栅极连接源漏区，在接近漏端处形成场氧，多晶硅栅极覆盖到场氧之上形成场板结构以吸收漏端强电场,这样有利于提高器件耐压；高压LDMOS的结构与中低压结构区别明显，如图3（b），由于需要承受高耐压，因此高压LDMOS需要更长更深的漂移区，这就会大大增加器件的导通电阻，通过引入所谓RESURF［8]结构，可以对器件的耐压和导通电阻进行优化。

（a）（b）

（c）（d）

图3不同结构的LDMOS；（a）中低压LDMOS结构；（b）高压LDMOS结构；

（c）SJ—LDMOS结构[9]；（d）SOI-LDMOS结构

DMOS器件需要设计的关键参数有器件阈值，器件耐压和导通电阻，而器件耐压和导通电阻之间往往存在trade—off关系，需要对器件进行优化，BCD工艺中大多数对LDMOS结构的优化都是围绕这一点展开的.随着BCD工艺的迅速发展，也出现了更多的改进型LDMOS结构,如图X（c）（d），通过将Cool—MOS中的super—junction[9]技术应用到LDMOS中,就产生了（c）图的SJ-LDMOS［10]结构，该结构进一步提升器件耐压和降低导通电阻,（d）图为SOILDMOS结构，由于SOI衬底的应用，这种LDMOS具有高速开关特性，可以应用到RF领域。

另外,需要特别注意的是，一般LDMOS结构中源极和衬底之间只能短接或加小电压，这样的结构称为低边（Low—side）LDMOS，然而在一些电路应用中LDMOS的源极电位可能高于衬底电位较多，这就要求在器件结构中必须将源极和衬底隔离开来（可采用埋层），这种结构称为高边（High—side）LDMOS，高边LDMOS的设计相对困难一些,关键是要保证源极到衬底有足够的耐压。

图X所示为两种结构的示意图：

（a）（b）

图4低边LDMOS及高边LDMOS结构

3、BCD工艺发展过程及现状

3。

1高压BCD工艺

可以集成耐压范围在100V—700V高压器件的BCD工艺为高压BCD工艺.高压BCD工艺采用反偏PN结隔离技术，器件做在隔离岛中，最典型的实现方法是：

在P型衬底上注入形成N+埋层，然后再形成N型外延层，通过注入P型杂质并推结使得P型杂质纵向穿通整个N外延,形成N型隔离岛，通过这种方法可以直接集成高边（high—side）电压能力达300V的VDMOS器件,器件耐压越高，所需的外延层厚度越厚，但是由于横向扩散效应，隔离区面积显著增加，这就限制了光刻精度［2］。

最主要的高压应用范围在500V-700V，比如电子照明和工业电源，能够使得BCD工艺集成如此高耐压的DMOS器件，则只有使用RESURF结构的横向DMOS，如上图X所示,这就是所谓的“离线式BCD（off—lineBCD）工艺”。

离线式BCD工艺的缺陷是只能制作低边（Low-side）LDMOS（源和衬底间短接）很难形成较高耐压的高边（High-side）LDMOS，原因是高压器件中一般不采用N+埋层隔离结构，其源/衬底耐压受限于源极与衬底之间的穿通击穿，采用SOI技术可以克服这个限制.离线式BCD工艺在减小线宽和增加集成电路的复杂程度方面发展十分有限，技术方面的原因是需要同时保证高压器件的高可靠性、高性能以及控制电路的高密度是十分不容易的，需要高昂的工艺费用，现在高压BCD工艺中需要更加复杂的数字电路来实现更加精确的控制,所以对于高压BCD工艺发展来说最关键最具挑战的问题是减小其线宽和提高光刻精度[2］。

目前，ST公司已经开发出了700V甚至1200V的高压BCD工艺,线宽可以降低至1μm以下;NXP公司则对薄层SOI衬底上高压器件的实现进行了许多理论研究，并在此基础上开发出了600V以上的高压BCD工艺。

在国内，公司如华虹NEC在2010年开发出了0.35μm700V高压BCD工艺,华润上华也在同一时期开发出了1μm700V工艺，该工艺平台是基于该公司在AC-DC转换器上广泛应用的1.0μm40VBCD工艺平台上嵌入700VDMOS后研发而成的,现已投入量产。

2012年，电子科技大学功率集成实验室也发出了关于高压运用700VBCD工艺的研究报道[11］。

3。

2高功率BCD工艺

高功率BCD工艺的电压工作范围一般在40V-200V之间，属于中等电压范围,但是电流却非常大，这种芯片中通常只需要一些简单合适的控制电路，功耗的要求限制了功率器件面积不能减到很小，而且通常功率器件占据了芯片的大部分面积，因此高功率BCD工艺的发展主要不是特征尺寸的减小，重点在于如何优化功率器件结构，提高器件强度，降低器件本身功耗，同时降低控制电路功耗。

高功率BCD工艺的代表主要有ST公司的0。

8μmBCD4工艺。

其他公司机构如三菱公司在2000年推出了0.5μm90VBCD工艺，其剖面图如图5所示，该工艺采用外延技术,需12张掩模版，其中集成了5V/12V/30V/60V/90V几种不同耐压的器件［12]，2002年,在90V工艺基础上,增加一张强化隔离掩模版,又推出了0.5μm120VBCD工艺[13］，新的工艺能够满足电压超过100V的高功率应用，比如汽车电子以及显示器驱动等.NXP公司则开发了0。

6μm180VBCD工艺,该工艺基于SOI衬底（1μm的买氧化层上1.5μm的硅），采用三层金属，一层多晶,30nm的单栅氧，需要15-17张掩膜（根据器件选择而定），其中包含了12V—60V，120V以及180V几种电压等级的器件［14］，适合用于汽车电子及显示驱动.

图5三菱公司0。

6μm120V工艺截面图［12]

当今，对高功率芯片的需求很多都是来自汽车电子领域,这类应用中需要处理大电流,中等电压并且仅采用有限的控制电路，要求器件具有高强度和高可靠性.基于40V-200V的高功率BCD工艺技术，国际半导体芯片制造厂商，包括TI（德州仪器公司），IR（国际整流器公司）也都推出了一系列集成电路芯片。

3.3高密度BCD工艺

高密度BCD工艺又称为VLSI—BCD工艺,其发展代表了BCD工艺发展的主流，因为它的应用最为广泛,其电压范围在5V-50V，在汽车电子应用中主要是70V。

高密度BCD工艺是基于VLSICMOS工艺平台，其发展相比数字CMOS工艺的发展滞后几年，由于功率器件中深结的形成需要较长时间的高温推结过程，会影响到CMOS器件或者存储器中的浅扩散区，而且功率器件厚栅氧化与CMOS器件所需的高质量薄栅氧化也不兼容，因此其发展所要面临的最大挑战是如何使得DMOS功率器件与传统的具有高光刻精度的CMOS和非易失型存储器工艺兼容并获得最优的性能.

高密度BCD工艺的典型代表工艺是ST公司的BCD5-BCD8工艺，1995年开发的BCD5工艺是实现高密度功率集成的一次突破，其截面图如图6所示，BCD5创新性的采用互补式LDMOS，通过大角度离子注入形成NLDMOS的P-body区和PLDMOS的N—body区,而且并没有增加工艺的热预算，这就使得在同一BCD芯片上可以集成EPROM和EEPROM模块。

BCD6工艺基于0。

35μmCMOS工艺平台，高压功率管也是直接集成到里面，因而BCD6工艺与CMOS工艺完全兼容，相比BCD5工艺，BCD6工艺进一步优化了器件性能，减少了寄生效应,采用5层金属布线，进一步提高了集成度。

2006年，0.18μmBCD8工艺研发完成并投入生产，标志着BCD工艺进入深亚微米时代；2010年，0。

13μmBCD工艺也已开发完成，0。

13μmBCD工艺是目前最先进的BCD工艺，与CMOS工艺的差距也逐渐缩小。

当前BCD工艺开始朝90nm，65nm发展,借助于先进的CMOS工艺平台，集成高性能功率器件及高度智能化成为电源管理等应用的BCD工艺所面临的一个挑战，与此同时，还需要进一步集成高性能CPU、快速存储器等模块,实现高度智能化的功率片上系统（PSoC）［15].

图6BCD5工艺截面图[4]

2006年，NXP公司A-BCD9工艺开发成功，这是一种SOI基的100V0。

13μmBCD工艺，该工艺可以集成Flash,RAM和ROM.该工艺采用3层poly，6层金属连线，实现STI全介质隔离，深槽内部填充poly用于器件之间的隔离，浅槽全部填充SiO2用于器件模块内部的隔离。

图7为此工艺中高压器件示意图:

图7NXP公司0.13μmSOIBCD高压N/PMOS截面图

东芝公司也开发出了其第五代BiCD/CD工艺平台[16］，这种工艺是基于0。

13μmCMOS技术,该平台提供了从5V到60V六种不同电压等级的功率器件，其中超过25V的功率管采用BiCD-0.13μm深槽隔离结构（DTI）LDMOS，具有更小的线宽和超低的导通压降,其结构如图8所示；

图8东芝公司5thBiCD工艺下的LDMOS结构[16]

国内一些公司也研发并建成了一系列新的BCD工艺平台：

2010年，上海华虹NEC的0.35μm40V和0。

18μm40VBCD工艺线已经实现批量生产，2013年华虹NEC又对0。

35μm80V和0.18μm60V工艺平台进行了开发;同期，华润上华也发布了其0。

35μm和0.18μm两款新的BCD工艺平台，0.25μmBCD工艺平台比原有的0。

5μmBCD工艺平台具有更高的性价比，功率DMOS性能提升了30%，工艺流程更简化,使用成本更低。

0.18μmBCD工艺平台将功率DMOS嵌入0.18μm数字平台中，保持了0。

18μm数字工艺及0.25μmBCD工艺原有性能，提供完整的数字标准单元库、OTP等设计支持.

3。

4其他BCD工艺

3。

4.1SOI-BCD工艺

在功率IC制造中,SOI衬底相对体硅有许多的优势：

可以形成全介质隔离从而减少寄生参数，提高器件可靠性，增强EMC能力，器件可以偏置到高于电源电位或者低于地电位而不会产生电过应力或引发寄生晶体管导通,因而SOI技术非常适合用于低噪声，高传输速率应用场合，此外,SOI技术还可以大大减小了芯片面积.但是90年代以前由于SOI衬底工艺复杂，价格昂贵,SOI基高压器件难以形成,BCD工艺中SOI衬底的使用受到限制;而近年来，一方面SOI衬底制造技术逐渐进步成熟，价格下降，另一方面，SOI高压器件结构的研究深入，使得SOI技术可以广泛应用到功率集成电路中。

在一些应用上SOI衬底具有显著优势,如平板显示驱动、模拟音频放大和xDSL驱动等.

NXP（恩智浦半导体）是SOIBCD工艺的代表公司，技术处于领先地位，由其开发的工艺被称为A—BCD（AdvancedBipolarCMOSDMOS）［17]和EZHV工艺，A-BCD主要应用于中等电压，EZHV则应用于高压领域。

从1998年第一代工艺（A-BCD1）开发成功至今NXP已经开发出了第九代工艺（A—BCD9），采用SOIA—BCD工艺,NXP公司成功研制出了具有优越EMC性能的CAN和LINE收发器以及D类音频功放系列IC等产品，1997年，NXP公司的T.Letavic,E,Arnold，M。

Simpson等人提出了600V薄膜SOILDMOS［18］结构，由此产生了EZHV工艺，EZHV采用薄膜SOI结构，可以集成耐压在600V以上的高压功率器件，采用EZHV工艺，NXP公司推出了650V的TEA152x和700V的TEA172x系列芯片，适用于低功耗系统开关电源（SMPS）控制IC，还有用于550V高压全桥驱动的UBA2032系列芯片。

其他一些公司也对BCD—SOI工艺进行了开发,Atmel公司开发出了高压0.8μmBCD—SOI工艺，主要面向汽车应用。

ST公司开发了1μm的SOI—BCD工艺，其氧化埋层厚2μm，有源硅厚9μm,利用深槽刻蚀和氧化硅填充实现横向隔离。

这种工艺可以满足30V/100V/200V的应用，例如电信的xDSL驱动、视频放大器和PDP显示驱动等。

研究表明，和相同条件下与硅基电路相比，SOI电路速度可以提高25％～35%，功耗降低2/3，同样的辐照剂量下,产生少数载流子数目也可小3个数量级[19].前面提到SOI材料的散热性能不及体硅材料,在高压BCD中容易引起失效,因此SOI材料散热