AltiumDesigner中差分及等长线设计.docx

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AltiumDesigner中差分及等长线设计

AltiumDesigner之【差分线】和【等长线】

如何在AltiumDesigner6中快速进展差分对走线

1：

在原理图中让一对网络前缀一样，后缀分别为_N和_P，并且加上差分队对指示。

在原理图中，让一对网络名称的前缀名一样，后缀分别为_N和_P，左键点击Place\Directives

\DifferentialPair,这时，鼠标上就出现差分队对指示标志，给差分对的两根线都加上差分队对指示，

如以下图所示。

（快捷键P-V-F,放置差分队指示标志）

2：

将差分信息加载到PCB文件中来，并定义用户需要的差分规则

保存编译文件，并且编译顶层的原理图。

左键点击Design\UpdaePCBdocument…,启动Engineer

ChangeOrder,把有关的差分对信息加如到PCB文件中来，保存PCB文件。

在PCB文件中，转移到PCB面板，在靠近PCB这三个字母旁边的行中选择DifferentialPairs

Editor,在下面的框中选中AllDifferentialPairs,这样，所有定义的差分对就在Designer框中出

现了。

选中定义的差分对〔如RT〕，左键点击RuleWizard按键，进入DifferentialPairRuleWizard

界面，点击Ne*t按键,回进入各个参数输入界面，可以选择输入各种参数如以下图就是其中

的一个界面。

到最后，在RuleCreationpleted界面中，会显示下面的这些种类的信息，告诉你你输入

的参数是怎么样的。

如果不满意的话左键点击Back按键返回修改，满意的话左键点击Finish按

键完毕差分线规则设置。

WidthConstraint

DiffPair_Width

PrefWidth=10milMinWidth=10milMa*Width=10mil

InDifferentialPair（'RT'）

MatchedNetLengths

DiffPair_MatchedLengths

Tolerance=1000milStyle-90DegreesAmplitude=200milGap=20mil

（IsDifferentialPairAnd（Name='RT'））

DifferentialPairsRouting

DiffPair_DiffPairsRouting

PrefGap=10milMinGap=10milMa*Gap=10mil

（IsDifferentialPairAnd（Name='RT'））

3：

使用差分走线命令完成差分对走线

左键点击Place\DiffereentialPairRouting,进入差分对布线模式，此时，用鼠标在差分网络

的两个相邻的焊盘上点击一下，然后移动鼠标，就会看到对应的另一跟线也会伴随着一起平

行的走线，同时按下Ctrl+Shift并且转动鼠标的滚轮，就可以两跟线同时换层。

效果如以下图

所示。

原文：

===========================等长线&&蛇形线==========================================================

AltiumDesigner里面怎么画等长线

〔1〕一般是将走线布完后，新建一个class。

Design->Classes

如上图添加完后可以点击close。

〔2〕快捷键T+R；或者点击Tools下拉中的Interactivelengthtuning。

点击class中的一条net，然后tab键设置属性。

一般选最长的net线做参考。

如上图TDR5。

依次设置蛇形走线规则。

〔3〕T+R点击class里面的net逐次调整为蛇形等长线。

如以下图

等长线走线完毕，以上例子紧为参考。

布蛇行线的快捷键控制：

在布蛇行线时，按快捷键"1〞"2〞"3〞"4〞"，〞"。

〞可以在走线时随时控制蛇行线

的形状。

快捷键:

1与2，改变蛇行线的拐角与弧度。

快捷键:

3与4改变蛇行线的宽度。

快捷键：

，与。

改变蛇行线的幅度。

一般来讲，蛇形走线的线距>=2倍的线宽。

AltiumDesigner蛇行等长布线

一．设置需要等长的网络组

点击主菜单Design --> Classes，在弹出的窗口中单击NetClasses，并右键，点AddClass

会增加一个NewClass，在该网络组上右键，修改一个你想要的名字，如：

SDRAM等。

单击翻开它，将需要等长的网络，从左边选取并添加到右边的窗口中。

然后再点击

关闭设置。

二.布线

在布蛇行线时，只能在已经布好的线上修改，不能直接拉蛇线，所以得先布线，把所有SDRAMClass的网络用手工（不推荐用自动）的方式布完线，走线尽量的短，尽量的宽松，也就是说间距留大一点。

应该把最长的那一根做为基准，把它尽量的布短一点。

三.走蛇行线等长

按T，R键，单击一根走线，再按TAB键，设置一下先

1.选中在右边的网络中，选中一根你想要长度的网络，一般选最长的那根

也就是说，以后的自动等长中，将会以些为基准，所有需等长的线将会跟它一样长。

2．蛇行设置

蛇行线幅度

步长

步长递增量

幅度递增量

这里为蛇行线的样式，可以根据自己的需要选择.

2.布蛇行线的快捷键控制：

在布蛇行线时，按快捷键"1〞"2〞"3〞"4〞"，〞"。

〞可以在走线时随时控制蛇行线的形状。

快捷键:

1与2，改变蛇行线的拐角与弧度。

快捷键:

3与4改变蛇行线的宽度。

快捷键：

，与。

改变蛇行线的幅度。

了解了这些，就可以开场布蛇行线了，单击OK退出设置，在刚刚那条线上，按装走线的方向，

拉动鼠标，一串漂亮的蛇行线就出来了。

规定了蛇线的长度，在拉蛇线时，就不用在乎到底走了多长，总之，拉到蛇线不再出现为止，

在有些空隙大的地方，就可以按"逗号〞与"句号〞键来控制幅度的大小。

四.检查网络长度

布完线后，按R，L输出报告，查看网络是否是等长的。

OK，蛇行等长线搞定。

注，另外还可以自动等长，但那样出来的线条很难看，所以还是用手动的好。

AltiumDesigner中DDRIISDRAM的等长布线

viatuzi发表于2021-1-2423:

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楼主：

AltiumDesigner中DDRIISDRAM的等长布线

如以下图

本帖最后由viatuzi于2021-1-2500:

00编辑

如以下图，以ARM，DSP等SOC为核心的电子系统中，经常存在两片或者以上的DDR/DDRIISDRAM。

考虑到DDR/DDRIISDRAM的运行频率一般都比较高，在做PCBlayout的时候需要等长布线来保证DDR/DDRIISDRAM的读写时序。

对于包含两片及以上DDR/DDRIISDRAM的系统，这里要求的等长布线有两层含义。

拿ADDRESS信号来讲，第一层含义要求从SOC的*一个ADDRESS的pad到每一块儿DDR/DDRIISDRAM对应的pad之间的长度要相等〔A+B=A+C〕，第二层含义要求SOC的所有ADDRESS的pad到对应DDR/DDRIISDRAM的pad之间的长度要相等〔所有的A+B=所有的A+C〕。

但在AltiumDesigner中，SOC的*一ADDRESSpad与对应DDR/DDRIISDRAM的pad之间的网络定义是唯一的〔也就是A，B，C拥有同样的网络名称〕，网络的长度定义为〔A+B+C〕，无法准确知道A，B和C的长度。

那如何在AltiumDesigner中实现DDR/DDRIISDRAM的等长布线呢.

下面以一个工程中DRAM_A0~A3四根信号线的等长设计为例，介绍在AltiumDesigner中实现DDRIISDRAM的等长布线。

U23为CPU，U7和U8为两片DDRIISDRAM。

DRAM_A0~A3为低四位地址信号。

下面以一个工程中DRAM_A0~A3四根信号线的等长设计为例，介绍在AltiumDesigner中实现DDRIISDRAM的等长布线。

U23为CPU，U7和U8为两片DDRIISDRAM。

DRAM_A0~A3为低四位地址信号。

一，在From-ToEditor中定义DRAM_A0~A3的FromTo。

在From-ToEditor中，选择DRAM_A0，则可以看到DRAM_A0这个网络上有三个节点。

分别是U23-N12,U7-8和U8-8。

在节点列表里选中U23-N12和U7-M8，然后点击按钮AddFromToDRAM_A0〔U7-M8：

U23-N12〕，生成DRAM_A0的第一个From-To。

然后按同样的方法生成第二个FromTo，U23-N12和U8-M8。

〔如面两个图所示〕

后面就按照同样的步骤，依次生成DRAM_A1~A3的FromTo。

二，添加FromTo类DRAM_ADD

在FromToClasses中，添加一个新的名字为DRAM_ADD的类，然后将DRAM_A0~A3所有的FromTo都添加到这个类里。

如以下图所示：

三，找出最长的走线，作为等长布线的基准线。

首先列出DRAM_A0~A3各net的长度和所有FromTo的长度。

找到最长的FromTo的长度-1944mil〔为了方便计算，取整数〕，以及对应的net-DRAM_A0-的长度2263mil和另外一个FromTo的长度1587mil。

最后根据这三个长度确定出ADDRESSnet的等长布线的基准。

L=2263+〔1944-1587〕=2620mil。

本帖最后由viatuzi于2021-1-2423:

52编辑

四，使用网络等长调节命令，在DRAM_A0的U8-M8到U23-N12的FromTo〔两个FromTo的较短者〕上，调整DRAM_A0的net长度为2620mil

五，DRAM_A1~A3的net长度调整

DRAM_A1的两个FromTo的长度分别是1840mil和1689mil，net长度为2255mil。

首先在DRAM_A1的公共局部〔A〕上，调整net长度为2359mil〔2255+1944–1840）。

然后在较短的FromTo〔1689mil〕上，调整net长度为2510mil{[1944-〔1944–1840+1689〕]+2359  }

按照同样的方法完成DRAM_A2~A3的长度调整。

六：

最后结果

每个FromTo的长度都约等于1944mil，实现了等长布线。

（略微存在的差异是由于取整实际的走线长度造成的）

七,DRC规则设定

针对前面定义的DRAM_ADDclass，做DRC参数设定，主要是布线长度。

到此等长布线即宣告完成。