时基电路的作用是产生标准的时间信号，可以由555组成的振荡器产生，若时间精度要求较高时，可采用晶体振荡器。
由555定时器构成的时基电路包括脉冲产生电路和分频电路两部分。
由个555定时器产生一个脉冲信号，将555定时器产生的脉冲信号送入逻辑控制电路，再由逻辑控制电路送入计数器
本设计时基电路采用的是555振荡器产生1000HZ，周期为1ms的脉冲信号的电路如图所示。
图3时基电路
电阻参数可以由振荡频率计算公式f=1.43/（（R1+2R2）*C）
根据计算公式f=1.43/（（R8+2R10）*C），取C=1uF.已知f=1000HZ算得R8=0.86KR10=1K
3.2放大整形电路
放大整形电路可以采用晶体管3DGl00和74LS00，其中3DGl00组成放大器将输入频率为fx的周期信号如正弦波、三角波等进行放大。
与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。
图4放大整形电路图
计算过程：
Vce=0.5Vcc，已知Vcc=0.5V，得Vce=0.25V
Vce=Vcc-IcRe,IcQ=0.5A,IBQ=（Vcc-VBEQ）/Rb=0.025A
放大倍数=IcQ/IBQ=200
把信号Vi加到整形放大电路的输入端时，得到该级的输入电压U01=AU1（UP-UN），其中AU1是输入级的电压增益。
U01传送到中间级进行电压放大，从而在该级的输出端产生U02=AU1AU2（UP-UN）.输出级输出电压。
施密特触发器是脉冲波形变换中经常使用的一种电路，输入信号从低电平上升的过程中电路状态转换时对应的输入电平，与输入信号从高电平下降过程中对应的输入转换电平不同。
在电路状态转换时，通过电路内部的正反馈过程使输入电压波形的边沿变得很陡。
利用施密特触发器的回差特性将它整形成规则的矩形波。
若负向阀值取为
，则回差电压
。
整形后输出波形如图5所示。
由于输入信号的干扰在输出中表现为2个矩形脉冲。
若减小负向阀值取为
，则回差电压
。
此时整形后输出波形如图5所示，消去了干扰。
当输入电压由低向高增加，到达V+时，输出电压发生突变，而输入电压Vi由高变低，到达V-，输出电压发生突变，出现输出电压变化滞后现象。
①当Vi=0V时，即Vi1<2/3Vcc、Vi2<1/3Vcc,此时Vo=1。
以后Vi逐渐上升,只要不高于阀值电压（2/3Vcc）,输出Vo维持1不变。
②当Vi上升至高于阀值电压（2/3Vcc）时，则Vi1>2/3Vcc、Vi2>1/3Vcc，此时定时器状态翻转为0，输出Vo=0，此后Vi继续上升，然后下降，只要不低于触发电位（1/3Vcc），输出维持0不变。
③当Vi继续下降，一旦低于触发电位（1/3Vcc）后，Vi1<2/3Vcc、Vi2<1/3Vcc，定时器状态翻转为1，输出Vo=1。
因为所选元器件的工作触发均由高低电平来实现，因此计频时需要对不同的波形来进行整形。
该部分主要由一个555芯片来实现，在时基电路产生的脉冲信号输入到放大整形电路，产生的波形如图4，完成由正弦波和三角波到方波的整形，为了便于观察和调试，在本电路中引进了一个示波器来进行观察。
实验中截图如下：
图5整形波形
3.3逻辑控制电路
在时基信号结束时产生的负跳变用来产生锁存信号Ⅳ，锁存信号Ⅳ的负跳变又用来产生清“0”信号。
脉冲信号和清零信号两个单稳态触发器74LSl23产生，它们的脉冲宽度由电路的时间常数决定。
由74LS123的功能表可得当R=B=1的情况下，触发脉冲从A端输入，在触发脉冲的负跳变作用下输出端Q非可落得一正脉冲。
前面时基电路产生的脉冲信号从B端输入在触发脉冲的负跳变作用下，输出端Q可获得一正脉冲,Q非端可获得一负脉冲，其波形关系正好满足Ⅳ和V的要求。
电路中的脉冲经由闸门进入下个单元工作。
手动复位开关S按下时，计数器清“0”。
图6逻辑控制电路
3.4锁存单元
锁存器是一种对脉冲电平敏感的存储单元电路，具有记忆功能。
它们可以在特定输入脉冲电平作用下改变状态。
锁存器的作用是将计数器在闸门时间结束时所计得的数进行锁存，使显示器上能稳定地显示此时计数器的值．闸门时间结束时，逻辑控制电路发出锁存信号Ⅳ，将此时计数器的值送译码显示器。
当时钟脉冲CP的正跳变来到时，锁存器的输出等于输入，即Q=D。
将计数器所得到的输出值输入到锁存器中，锁存器具有记忆功能，可以保持计数器得到的脉冲个数。
正脉冲结束后，无论D为何值，输出端Q的状态仍保持原来的状态Qn不变．所以在计数期间内，计数器的输出不会送到译码显示器。
从计数器输入的脉冲个数保存在锁存器中，即当RD=1，LD=0时，电路工作在同步置数状态。
RD=LD=EP=ET=1时，电路工作在计数状态，从电路的0000状态开始连续输入16个计数脉冲，电路将从1111状态返回0000状态，C端从高电平跳变到低电平，进位。
锁存器上面的街头连接的是译码器，下面的接头接的是计数器，详情见总电路图
图7锁存器单元
3.5分频电路
分频电路的作用：
1、合理地分割各单元的工作频段；2、合理地进行各单元功率分配；3、使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真；4、利用分频电路的特性以弥补单元在某频段里的声缺陷5、将各频段圆滑平顺地对接起来。
假如计数器输入的频率fo则Qo,Q1,Q2,Q3端输出脉冲的频率依次为1/2fo1/4fo1/8fo1/16fo本设计分频电路采用的是10分频，即1/10。
由于分频器的4位输出对应16种状态，每种状态是依次先后输出的，即不同状态对应不同的时间位置，而串并变换器输出两种状态，且串并变换器输出的4种状态与分频器的12种状态中的两种状态相同.
由于本设计中需要1s、0.1s、10ms、1ms四个闸门时间（频率分别为1HZ，10HZ，100HZ，1000HZ），555振荡器产生1000HZ，周期为1ms的脉冲信号，需经分频才能得到其他三个周期的闸门信号，可采用74LS160分别经过一级、二级、三级10分频得到。
1.555振荡器产生的脉冲信号经由整形放大电路输入到74LS160（U4）到74LS160（U3）得到10ms的闸门时间.
2.再由74LS160（U3）到74LS160（U2）得到0.1s的闸门时间.
3.最后由74LS160（U2）到74LS160（U1）得到1s的闸门时间.
计数器上面的接线连接的是锁存器，详见总电路图
图8分频电路
3.6显示器
该部分电路是由74LS138译码器和数码管组成的。
用来显示所测频率，信号通过译码器输入到数码管，然后显示。
74138是一种3线—8线译码器，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。
这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。
当译码器被禁止时，输出高电平。
74138的输出是低电平有效，故实现逻辑功能时，输出端不可接或门及或非门，使能端G1为高电平有效，/G2,/G3为低电平有效，当其中一个为低电平，输出端全部为1。
当D=0时，第一片74138工作，对0000—0111的输入信号进行译码输出。
当D=1时，第二片74138工作，对1000—1111的输入信号进行译码输出。
只有先给位选段一个低电平（共阴级），才能给段选段（阳极）赋不同的码（高电平有效），然后在数码管上显示不同的数字。
数码管下面的接线头接译码器
图9显示器
3.7报警电路
报警电路要求要用4位数字显示，最高显示为9999。
超过9999就要求报警，即当千位达到9（即1001）时，如果百位上再来一个时钟脉冲（即进位脉冲），就可以利用此来控制蜂鸣器报警。
本设计采用555报警系统，555电路输入端处于电源电平，内部放电开关管T导通，输出端F输出低电平，当有一个外部负脉冲触发信号经C1加到2端。
并使2端电位瞬时低于1/3Vcc，低电平比较器动作，单稳态电路即开始一个暂态过程，电容C开始充电，VC按指数规律增长。
当VC充电到1/3Vcc时，高电平比较器动作，比较器A1翻转，输出V0从高电平返回低电平，放电开关管T重新导通，电容C上的电荷很快经放电开关管放电，暂态结束，恢复稳态，为下个触发脉冲的来到作好准备，当脉冲个数超过9999时，蜂鸣器报警。
图10报警电路
4.系统总电路图
图11总电路图
结束语
通过这次对简易数字频率计电路的设计，让我了解了电路设计的基本步骤，也让我了解了关于频率计的原理与设计理念，学会了快速查找有用资料的方法。
本次设计使我体会全方位的了解问题，思考问题，理解问题，解决问题。
参考文献
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2008.05
2.数字电子技术使用指导书，浙江海洋学院机电工程学院。
2009.05
3.张林，陈大钦，康华光，模拟电子技术基础，华中科技大学电子技术课程组。
2006.05
4.曾兴雯，刘乃安，陈健，高频电子线路。
2006.05
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