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集成电路封装与测试论文
导线引起的寄生效应及其尺寸缩小特性
一、引言
在集成电路发展的早期，芯片上的导线往往只在特殊的情形下或当进行高精度分析时才予以考虑。
随着集成电路工艺水平的发展和芯片工作速度的不断提高，导线引起的寄生效应逐渐成为决定电路性能的一个重要因素。
事实上，它们已经开始支配数字集成电路一些相关的特性指标，如速度、能耗和可靠性。
这一情形由于深亚微米半导体工艺的发展越发显著。
因此仔细深入的研究半导体工艺中导线的寄生效应及其尺寸缩小特性是极为重要的。
准确、快速地分析互连寄生效应已成为一个具有挑战性的重要课题。
二、工艺尺寸的缩小历程
在微电子学中，通常用特征尺寸来衡量集成电路的制造工艺水平。
特征尺寸定义为器件中的最小线条宽度（对MOS器件而言，通常指器件栅电极所决定的沟道长度的几何长度；对于双极器件，指的是最小的发射极宽度）。
特征尺寸是衡量集成电路制造和设计水平的重要尺度，特征尺寸越小，那么芯片集成度越高、速度越快、性能越好。
从90年代的微米工艺，到2000年的亚微米（0.18微米），到现在的纳米（22nm）工艺，最小工艺尺寸5~6年缩小一半。
表1最小线条宽度的变化
年代
1985
1988
1991
1994
1997
2000
2005
最小线宽
1.25um
0.8um
0.6um
0.5um
0.35um
0.18um
0.1um
三、导线引起的寄生效应
1、集成电路的导线
互连线是指连接两个元器件之间的传输线。
按照互连线所在的设计层次的不同，可以将互连线分为以下几种：
芯片内部的互连线、芯片封装时管脚、芯片之间的互连线、印刷电路版上的互连线和连接电路版的电缆线。
本文讨论的导线，主要指芯片内部的互连线。
芯片内的互连，从其线长和功能方面划分，可分为全局互连、中级互连、局域互连三种。
局域互连为一个执行单元或功能模块内的删和晶体管提供互连，通常位于互连金属引线层的第一及第二层内；中级互连是为功能模块内的时钟信号等传输距离较长的信号提供互连的，其典型长度为3～4mm；全局互连是为功能模块之间的时钟和信号模块提供互连引线的，其长度常达芯片周长的二分之一，通常位于互连引线层的最上一层或二层。
芯片上的导线，是构成芯片内部互连的重要材料。
在有些书籍中，导线与互连通用。
芯片上的导线的宽度和厚度在微米甚至纳米级别。
在芯片加工过程中，通常先通过淀积方法形成金属膜层；然后，根据设计的版图对金属膜进行刻蚀，保留下来的部分就形成了金属线。
金属互连层材料多为铝和铜，但在较低的互连层中也常使用钨。
金、银也用于互连布线。
当代最先进的工艺可以提供许多铝或铜金属层以及至少一层多晶硅。
甚至通常用来实现源区和漏区的重掺杂
和
扩散层也可以用来作为导线。
集成电路与封装材料之间，印刷电路板上个部分之间，也多通过金属导线实现互连。
2、导线的寄生电容
首先考虑一条简单的矩形导线放在半导体衬底之上，如图3.1所示。
如果这条导线的宽度明显大于绝缘材料的厚度，那么就可以假设电场线垂直于电容极版，并且它的电容可以用平行板电容模型来模拟。
在这些情况下该导线的总电容可以近似为：
（3.1）
式中，W和L分别为导线的宽度和长度，
和
代表绝缘层的厚度和它的介电常数。
图3.1互连线的平行板电容模型
为了在减小工艺尺寸的同时使导线的电阻最小，希望保持导线的截面积（W×H）尽可能地大。
而较小的W值可得到较密集的布线，因而具有较少的面积开销。
因此，随着工艺尺寸的缩小，W/H的比例在稳步下降，先进工艺中已降到了1以下。
这在图3.2的工艺截面上可以清楚地看出。
此时导线侧面与衬底之间的电容（称为边缘电容）不能再被忽略。
这一效应显示在图3.3中。
可以用一个简单而且在实际中近似得相当好的模型来描述导线与衬底间的电容：
（3.2）
式中，w=W－H/2是对平板电容宽度很好的近似。
这一模型把导线电容分为两部分：
一个平板电容以及一个边缘电容（fringingcapacitance）。
后者模拟成一条圆柱形导线，其直径等于该导线的厚度。
图3.2现代CMOS工艺的截面图
图3.3边缘场电容
图3.4画出了导线电容值与W/
（即间接与W/H）之间的关系。
对于较大的W/H值，总电容接近平板电容模型。
W/H随着工艺尺寸的缩小而减小。
当W/H小于1.5时，边缘电容成为主要部分。
对于较小的线宽，边缘电容可以使总电容增加10倍以上。
当线宽小于绝缘层厚度时，总电容会趋于1pF/cm的常数值。
图3.4包括边缘场效应时导线电容与W/
的关系
前面分析的是单线与接地衬底之间的电容。
每条导线并不是只与接地的衬底耦合，而且与处在同一层及处在其他层的临近导线耦合。
任意两导线之间都存在互容，图3.5为仅含互容的等效电路模型。
图3.5仅含互容的导线模型
在多层互连中导线间的电容已成为主要因素。
随着特征尺寸的缩小，导线间电容在总电容中所占比例增加，因为这些导线离衬底更远。
随特征尺寸的缩小，导线间电容在总电容中所占比例增加，这一情形可以从图3.6中得到说明。
该图画出了在接地衬底之上布线的一组平行导线电容的各个组成部分，图中假设绝缘层和导线的厚度保持不变而使其他所有尺寸按比例改变。
当W变成小于1.75H时，导线间电容开始占主要地位。
图3.6导线电容与设计规则间的关系
3、导线的寄生电阻
导线的电阻正比于它的长度而反比与它的截面积A。
如图3.1形状的矩形导体的电阻可以表示成：
（3.3）
式中，常数ρ为材料的电阻率（单位为Ω•m）。
随着尺寸的缩小，导线的截面积会随之缩小，单位长度导线的电阻增加。
局域互连线的长度会随着尺寸缩小而缩小，但总的来说，芯片的尺寸随着工艺尺寸的缩小呈现增大的趋势。
这就造成有的导线（比如传输时钟信号和电源信号的导线）越来越长。
也就是说，随着工艺尺寸的缩小，导线的电阻造成的影响更加显著。
除了导线自身的电阻，布线层之间的转接将给导线带来额外的电阻，成为接触电阻（contactresistance）。
因此优先考虑的布线策略是尽可能地使信号线保持在同一层上并避免过多的接触或通孔。
对大多数半导体电路来说，导线的电阻是线性的和不变化的。
然而在非常高的频率下会出现一种额外的现象，成为趋肤效应，它使导线电阻变成与频率有关。
高频电路倾向于主要在导体的表面流动，其电流密度随进入导体的深度而成指数下降。
趋肤深度δ定义为电流下降为它的额定值的
时所处的深度，由下式给出：
（3.3）
式中，f为信号的频率，μ为周围电介质的介电常数（一般情况下等于真空的介电常数，即
）。
对于铝在1GHz时的趋肤深度为2.6μm。
由于趋肤效应导致高频时电阻增加，这可以引起信号额外衰减，并因此产生失真。
图3.7显示了趋肤效应引起的电阻增加与频率及导线宽度的关系。
从中可以看到1GHz时一条20μm宽的导线电阻增加30%，而一条1μm宽的导线的电阻只增加2%。
随着工艺尺寸的缩小，趋肤效应的影响也减小了。
需要注意的是，图2.7的分析对象是一条布置在介电常数为
的
绝缘层上的铝线，其电阻率为
，厚度为0.7μm。
图3.7趋肤效应引起的电阻增加与频率及导线宽度的关系
4、导线的寄生电感
电路某一部分的电感可以用它的定义来计算，即通过一个电感的电流变化产生如下的压降：
（3.4）
寄生电感的一个重要来源是压焊线和芯片封装。
在CMOS设计中，通过输入/输出连线的电流可能会发生快速的反转，从而引起电压降、振荡及过冲等现象。
在较高的切换速度时，甚至会出现波传播和传输线效应。
5、电迁移
随着集成电路工艺尺寸的提高，导线变得更细、更窄、更薄，因此，其中的电流密度越来越大。
在较高的电流密度作用下，导线中的金属原子将会沿着电子运动方向进行迁移，从而导致成分偏析以致出现丘凸（Hillock）和空洞（Void）等材料结构缺陷，这种现象就是电迁移（EM，ElectronicMigration）。
电迁移能使集成电路中的导线在工作过程中产生断路或短路，从而引起电路失效，其表现为：
①在金导线中形成空洞，增加了电阻；
②导线中的空洞长大，最终贯穿导线，使导线产生断路；
③在导线中，金属原子堆积、形成小丘（晶须），造成比邻的导线、或层间的导线短路；
④金属小丘（晶须）长大，穿透钝化层，产生腐蚀源。
电迁移是引起集成电路失效的一种重要机制，由此引起的集成电路可靠性问题也就成为研究热点。
研究表明，影响互连引线电迁移的因素非常复杂，包括：
工作电流聚集、焦耳热、温度梯度、晶粒结构、晶粒取向、界面组织、应力梯度、合金成分、互连尺寸及形状等。
四、寄生效应造成的影响及其尺寸缩小特性
1、串扰
由相邻的信号线与电路节点之间不希望有的耦合引起的干扰通常称为串扰。
串扰表现为在一根信号线上有信号通过时，在与之相邻的导线上就会感应出相关的信号。
随着工艺尺寸的缩小，线间距越来越小，产生的串扰信号影响越来越大。
串扰导致的干扰如同一个噪声源，会引起难以跟踪的间断出错，因为所注入的噪声取决于在相邻区域上布线的其他信号的瞬态值。
在集成电路中，这一信号间的耦合可以是电容性的和电感性的，但在当前的开关速度下，电容性的串扰是主要因素。
在设计混合信号电路的输入输出电路时，电感耦合是主要的考虑因素。
当干扰线发生信号变化，而被干扰者处于稳定电平时，就会出现时间较短的电压脉冲，一般称为毛刺（Glitch）影响。
一旦这种因串扰产生的毛刺被时序逻辑（触发器或锁存器）捕捉到，而改变了存储的正确值，就会引起逻辑错误，通常我们称之为出现了信号完整性问题，如图4.1所示。
而导线间的耦合电容不仅仅影响连线的电平值，也会对信号的时序产生影响。
当干扰者和被干扰者都处于电压变化阶段时，就会影响被干扰者电压波形传递的快慢，称为串扰延迟（Crosstalk-Induced-Delay）。
在芯片中，布线越密，导线之间的间距就越小，信号完整性问题就越严重。
图4.1信号完整性问题
对于纳米级工艺，由于导线之间间距的缩短，而导线高度的缩小不如宽度缩小的比例大，因此导线之间的“墙式效应”越来越明显。
虽然随着工艺的改进，导线之间大都使用了低介电常数的介质，以便降低连线之间的耦合电容，但导线之间的耦合电容仍然是构成总电容的主要因素，也因此使得信号完整性问题变得逐渐突出。
信号完整性问题必须在真实布线之后才能进行有效分析，而其修正则需要更多的设计空间（增加线间距或插入缓冲器等），往往在发现信号完整性问题时已经无法完全回头重新设计了，否则必然会拖延设计进度。
2、欧姆电压降
欧姆电压降是指出现在集成电路中电源和地网络上电压下降的一种现象。
针对某一个门分析其供电网络上的IR压降，等效电路如图4.2所示：
电阻R1、R2、Rn是电源网格VDD上的等效电阻值，G1、G2和
是连接在电源和地之间的逻辑门单元，它们合起来构成了一个常见的电源分布网格。
理想情况下，V1到V3、
都被认为是相等的，都为VDD（相对的地电压都为0）。
图4.2欧姆电压降分析图
实际上，电源网格上的真实的电阻值并不是0。
例如:
当有开关动作时，逻辑门单元
的电源处的电压不可能是理想的VDD值，而要比VDD的值小。
从外部电源流到
的电流会经过整个电源分布网络。
我们知道，当有大小为I的电流通过大小为R的等效电阻时，将导致V=IR的电压降。
假设逻辑门单元
的电源焊盘（PAD）处的电压为VDD，
所消耗的电流In安培，而其它逻辑门单元的电流都为0，电流In通过电源网格从外部电源流向
。
那么逻辑门单元
处的VDD上的欧姆电压降就是：
In（R1+R2+…+Rn）。
每一个单元的电流都会对其它逻辑门单元造成不同程度的欧姆电压降。
欧姆电压降可能是局部性的，也可能是全局性的。
一般来说，当电源网络中的电流大致相等时，从芯片中央到芯片的边缘，各个潜在的IR压降会构成一圈圈的圆环，而芯片中心部分的潜在IR压降最大。
流过芯片的电流越大，这些不同的IR压降环的范围就会越大。
3、
电压降
在每一个切换过程中，来自（或流入）电源轨线的瞬态电流都对电路电容充电（或放电），如图4.3所示。
无论
还是
连线都是通过压焊线和封装引线连到外部电源上，因而具有一个不可忽略的串联电感。
所以，瞬态电流的变化会在芯片外部和芯片内部的电源电压（
，GND’）之间产生一个电压差。
这一情形在输出压焊块（PAD）上特别严重，因为驱动外部大电容会产生一个很大的电流。
内部电源电压的偏差会影响逻辑电平并使噪声容限减小。
图4.3外部和内部电源电压间的电感耦合
在一个实际的电路中，单个电源引线常常用于许多门或输出驱动器。
这些驱动器同时切换会引起甚至更为严重的瞬态电流和电压降。
结果，内部电源电压与外部电源电压有相当大的偏差。
例如，如果一条输出总线的16个输出驱动器的电源线都连到同一条封装引线上，那么它们的同时切换就会引起至少1.1V的电压降。
4、传输线效应
当开关的速度变得足够快，并且互连材料的质量变得足够好而是导线的电阻保持在一定范围内时，导线的电感开始支配延时特性，因而必须考虑传输线效应。
传输线的基本性质是信号以波的形式传播通过互连介质。
由此可能发生反射、干涉、振铃效应、天线效应、衰减、叠加等各种信号畸变的情况。
图4.4显示了芯片上导线的有损传输线模型的阶跃响应。
图4.4有损传输线的阶跃响应
波的幅值沿传输线在衰减：
（4.1）
式中，
为传输线的特征阻抗，等于信号传输速度v与导线单位长度电容c乘积的倒数。
5、导线对延时的影响
无论是串扰、导线上的电压降，还是传输线效应，都是造成延时的原因。
在0.25um的工艺中，一个有串扰噪声的导线延时可能比没有串扰噪声的导线延时大80％。
由于线上翻转方向的影响，导线延时在最坏情形和最好情形之间就可以有500％的差别。
同时，一条导线的延时随其长度呈平方关系增加，线长增加一倍，延时就是原来的4倍，所以长导线的信号延时往往主要取决于RC效应。
这在以全局连线平均长度增加（同时每一门的平均延时减少）为特点的现代工艺技术中越来越成为一个大问题。
五、优化寄生效应影响的方法
1、串扰的抑制策略
串扰不可能完全消除，它只能减小。
串扰与导线的结构有关，而且远端串扰还与信号源有关，所以可以据此得出抑制串扰的方法。
如加大信号路径之间的间距（减小互容和互感）、敏感信号线放置在带状线层（抑制远端串扰）、使用介电常数较低的叠层（提高信号传播速度）、在满足性能要求的情况下使用速度较慢的器件等。
通常减小串扰的设计特点包括以下几个方面：
（1）增加干扰线和被干扰线间的间距；
（2）使耦合长度尽量短；
（3）减小互连线的特性阻抗；
（4）使用介电常数较低的叠层；
（5）在封装和接插件中不要共用返回引脚；
（6）使用两端和整条线上有短路过孔的防护布线；
（7）不同层面的导线避免平行。
其中防护布线是一种很实用的减小串扰的方法，防护布线影响了攻击线和受害线之间的电场和磁场，最终使电容矩阵元素和电感矩阵元素减小。
但是它也同时复杂了版图的设计和系统布局的优化，而且防护布线接法也有要求：
即防护布线两端短路。
随着信号沿着干扰线传输，它仍然将噪声耦合到防护布线上。
防护布线上的后向噪声到达近端的短路处并且发生反射，反射系数为-1。
这就意味着防护布线上后向传输的大部分近端噪声，与同时存在的前向传输的负反射近端噪声相抵消。
图5.1防护布线示意图
2、减少欧姆电压降
最显而易见的解决方案是缩短电源引线与电源接线端之间的最大距离。
最容易实现的方法是设计一个电源分布网络的结构化版图。
图5.2是一些四周具有压焊点的片上电源分布网络。
在这些方法中，器件可选择电源网络中距离最近的电源供电。
图5.2（a）为单层电源网络，电源线和地线排布在同一层上。
（b）为双层网络，采用两个宽线金属层分布电源。
（c）采用两个整块的金属板来分布
和GND。
这一方法的优点是大大降低了电源网络的电阻。
金属板也在数据信号传输层之间起到了屏蔽作用，因而减弱了串扰。
图5.1片上电源分布网络
3、解决
问题
（1）通过提供各自不同的电源和接地引线，把发生大多数逻辑活动的芯片内核与驱动器分开。
（2）采用多个电源和接地引线。
为了减少每条电源引线的
，我们可以限制连到同一条电源引线上的I/O驱动器的数目。
一般每条电源引线连接5到10个驱动器。
（3）仔细选择封装上电源引线和接地引线的位置。
位于封装四角处的导线和压焊线的电感明显较大。
（4）将片外信号的上升和下降时间增加到所允许的最大程度，并将其分配到整个芯片上，特别是属于数据总线的部分。
设计中过度减少输出驱动器的上升和下降时间不仅会消耗许多面积，还会影响电路的工作和可靠性。
（5）安排好消耗大电流的翻转，使他们不会同时发生。
例如可以错开一组输出驱动器的控制输入，使它们的切换稍稍错开一些。
（6）采用先进的封装技术（如表面封装或混合封装）可以大大减少每条引线的电容和电感。
4、避免传输线效应
（1）严格控制关键网线的走线长度
如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。
工作频率在50MHz布线长度应不大于1.5英寸。
如果工作频率达到或超过75MHz布线长度应在1英寸。
对于
芯片最大的布线长度应为0.3英寸。
如果超过这个标准，就存在传输线的问题。
（2）合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。
走线的拓扑结构是指一根网线的布线顺序及布线结构。
当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。
（3）其它可采用技术
为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。
这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。
任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。
5、处理导线引起的延时问题
（1）采用更好的互连材料
硅化物和铜分别有助于降低多晶硅和金属线的电阻，而采用具有较低介电常数的绝缘材料（低k材料）能够减小电容。
采用低k材料同时也降低了串扰。
常用的低k材料有二硅三氧烷（Silsesquioxane，SSQ）、含氟的聚酰亚胺等。
（2）插入中继器
减少长导线传播延时最常见的设计方法是在互连线中插入中间缓冲器。
使互连线缩短m倍会使它的传播延时以平方关系减小，这在导线足够长是足以弥补由于插入中间缓冲器造成的额外延时。
六、总结与展望
随着电子元器件继续朝高性能、高集成度和微型化方向发展，导线引起的寄生效应成为越来越受关注的可靠性问题,事实上这也已经成为芯片可靠性和持久性的现实威胁。
本文主要论述了导线引起的电容、电阻、电感等寄生效应的基本原理及影响，并结合尺寸的缩小论述了寄生效应的特性变化，针对寄生效应的影响提出了优化方案。
基于对导线引起的寄生效应的研究，我们对该领域的发展有以下看法：
（1）更为精确高效的寄生效应模型需要出现。
我们的目的是通过建立模型来完整地了解寄生效应，而过于保守的模型也不利于技术发展。
目前，不论何种提取寄生效应的方法，都是采用理论分析与实验测量相结合的方法。
可以预见，相关的理论必将越来越完善，理论分析的结果会越来越精确。
（2）未来集成电路的材料可能发生重大变化。
性质优良的低电介质材料、低电阻率材料可能会被大量发现并应用。
目前合成的低电介质材料在机械强度和集成模式方面还需要很大的改进。
力学强度对工艺集成是很关键的因素。
通过加工构造低电介质薄膜的界面和厚度，可改进其力学强度。
（3）三维方法可以发展应用。
从相关文献中了解到，叠层型3D封装是在2D封装的基础上，把多个裸芯片、封装芯片、多芯片组件甚至圆片进行叠层互连，构成立体封装。
我们设想了一种类似于叠层型3D封装的3维器件分布模型。
与叠层型3D封装不同的是，我们设想的模型并不含有多个芯片，而是通过生长单晶硅层的方式，直接制造出多层的器件。
每个硅层上有互连引线，不同硅层间有垂直的层间连接。
因此，在二维结构中，需要长的互连线连接的，可用短的垂直连接在三维结构中实现。
这样，导线长度可大大减小，其寄生效应也可相对减少。
可以将具有不同电压和性能要求的电路根据需要放置在不同硅层上，达到优化性能的目的。
假如这一构想可以实现，集成电路将不再需要制作单晶硅锭，只需直接生长出硅单晶的薄层就可以制作器件了。
显然，这样的构想面临诸多挑战。
首先，生长硅单晶薄层的技术能否实现是最大的挑战。
从相关文献中，我们了解到目前已有多晶硅再结晶等技术在发展中。
其次，这样设计出来的集成电路，导线如何排布才能尽可能地避免寄生效应也需要研究。
七、参考文献
[1]赵继业,杨旭.纳米级工艺对物理设计的影响[J].中国集成电路,2008,17（8）:
39-47.
[2]尹立孟,张新平.电子封装微互连中的电迁移[J].电子学报,2008,36（8）:
1610-1614.
[3]王阳元,康晋锋.超深亚微米集成电路中的互连问题——低k介质与Cu的互连集成技术[J].半导体学报,2002,23（11）:
1121-1134.
[4]高尚通,杨克武.新型微电子封装技术[J].电子与封装,2004,4
（1）:
10-15.
[5]李朝辉.集成电路互连线串扰的模型与分析[J].现代电子技术,2007,30（20）:
163-164.
[6]吴大可,甘学温.器件尺寸缩小的挑战[J].中国集成电路,2005,3:
020.
[7]王子二.深亚微米集成电路互连极限的研究[D].上海交通大学,2009.
[8]吴丰顺,张金松,吴懿平,等.集成电路互连引线电迁移的研究进展[J].半导体技术,2004,29（9）:
15-21.
[9]黄立凝.深亚微米集成电路互连电阻异常分析及其解决方法[D].复旦大学,2010.
[10]吴丰顺,王磊,吴懿平,等.集成电路互连线电迁移测试方法与评价[J].微电子学,2004,34（5）:
489-492.
[11]RabaeyJM,ChandrakasanAP,NikolicB.Digitalintegratedcircuits[M].EnglewoodCliffs:
Prenticehall,2002.
[12]RabaeyJM.周润德,等译[J].数字集成电路——电路,系统与设计（第二版）,2004:
100-109.
[13]M.Horowitz.“TimingModelsforMOSCircuits,”Ph.D.diss..StanfordUniversity,1983.
[14]MattisDC,BardeenJ.Theoryoftheanomalousskineffectinnormalandsuperconductingmetals[J].PhysicalReview,1958,111
（2）:
412.
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