计算机专业基础计算机组成原理部分真题答案.docx
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计算机专业基础计算机组成原理部分真题答案
2012计算机专业基础计算机组成原理部分真题
12、假定基准程序A在某计算机上的运行时间为100秒，其中90秒为CPU时间，其余为IO时间。
若CPU速度提高50%，IO速度不变，则运行基准程序A所耗费的时间是（D）。
A、55秒B、60秒C、65秒D、70秒
CPU速度提高0.5即速度为1.5，指令执行的周期数不变假设原时钟周期为1，则指令所用为CPU的时间为90=时钟周期数*1时钟周期数=90现在所用时间为时钟周期数*时钟周期=时钟周期数÷1.5=90÷1.5=60秒
所以时间为10+60=70
13、假定编译器规定int和short类型长度分别为32位和16位，执行下列C语言语句：
Unsignedshortx=65530;
Unsignedinty=x;
得到y的机器数为（B）。
A、00007FFAHB、0000FFFAH
C、FFFF7FFAHD、FFFFFFFAH
14、float类型（即IEEE754单精度浮点数格式）能表示的最大正整数是：
D
A、2126-2103B、2127-2104
C、2127-2103D、2128-2104
15、某计算机存储器按字节编址，采用小端方式存放数据，假定编译器规定int型和short型长度分别为32位和16位，并且数据按边界对齐存储。
某c语言程序段如下：
Struct{
Inta;
Charb;
Shortc;
}record;
Record.a=273;
若record变量的首地址为0xC008，则地址0xC008中内容及record.c的地址分别为：
D
A、0x00、0XC00DB、、0x00、0XC00EC、0x11、0XC00DD、0x11、0XC00E
16、下列关于闪存（FlashMemory）的叙述中，错误的是：
A
A、信息可读可写，并且读、写速度一样快
B、存储元由MOS管组成，是一种半导体存储器
C、电后信息不丢失，是一种非易失性存储器
D、采用随机访问方式，可替代计算机外部存储器
17、假设某计算机按字编址，cache有4个行，cache和主存之间交换的块大小为1个字。
若caceh的内容初始为空，采用2路组相联映射方式和LRU替换算法，当访问的主存地址依次为0,4，8,2，0,6，8,6，4,8时，命中cache的次数是：
A
A、1B、2C、3D、4
18、某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用直接编码法，共有33个微命令，构成5个互斥类，分别包含7,3，12,5和6个微命令，则操作控制字段至少有：
C
A、5位B、6位C、15位D、33位
19、某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。
若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要时间至少是：
C
A、20nsB、40nsC、50nsD、80ns
20、下列关于USB总线特性的描述中，错误的是：
D
A、可实现外设的即插即用和热拔插
B、可通过级联方式连接多台外设
C、是一种通信总线，可以连接不同的外设
D、同时可传输2位数据，数据传输率高
21、下列选项中，在IO总线的数据线上传输的信息包括D
Ⅰ、IO接口中的命令字
Ⅱ、IO接口中的状态字
Ⅲ、中断类型号
A、仅Ⅰ、ⅡB、仅Ⅰ、ⅢC、仅Ⅱ、ⅢD、、Ⅰ、Ⅱ、Ⅲ
22、响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括：
B
Ⅰ、关中断
Ⅱ、保存通用寄存器的内容
Ⅲ、形成中断服务程序入口地址并送PC
A、仅Ⅰ、ⅡB、仅Ⅰ、ⅢC、仅Ⅱ、ⅢD、、Ⅰ、Ⅱ、Ⅲ
应用题
43、（11分）假定某计算机的CPU主频为80MHZ，CPI为4，并且平均每条指令访存1.5次，主存与cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线宽度为32位。
请回答下列问题。
（1）该计算机的MIPS数是多少？
平均每秒cache缺失的次数是多少？
在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？
因CPI为4即每条指令平均需要4个时钟周期数，则每秒能执行的指令条数为
1÷（4T）=f÷4=80÷4=20M即MIPS=20MIPS
计算机每秒访问内存次数为1.5×20M=30Mcache命中率为99%，则平均每秒cache缺失的次数为30M×（1-0.99）=30M×0.01=3×105
主存带宽应能满足每秒访问内存为=3×105，则带宽为=3×105×16B/s=4.8×106BPS=4.8MBPS
（2）假定在cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均每秒产生多少次缺页异常？
若页面大小为4KB，每次缺页需要访问磁盘，访问磁盘时DMA传送采用周期挪用方式，磁盘IO接口的数据缓冲寄存器为32位，则磁盘IO接口平均每秒发出的DMA请求次数至少是多少？
CPU平均每秒产生缺页异常为3×105×0.0005%=1.5次
页面大小为4KB，缺页次数为1.5次，采用周期挪用方式，每次传送数据32位，则平均每少发出次数为4KB×1.5/32位=1.5K次=1.5×1024=1536次
（3）CPU和DMA控制器同时要求使用存储器总线时，哪个优先级更高？
为什么？
DMA控制器优先级更高，因为不响应DMA将会造成数据丢失，而CPU仅仅是延迟使用不会造成空难性后果
（4）为了提高性能，主存采用4体交叉存储模式，工作时每1/4周期启动一个体。
若每个体的存储周期为50ns，则该主存能提供的最大带宽是多少？
主存能提供的最大带宽即为理想带宽为每50ns/4提供32位数据，所以带宽为16B÷50ns=16B×109/50=3.2×108Bps=320MBPs
44、（12分）某16位计算机中，带符号整数用补码表示，数据cache和指令cache分离。
题44表中给出了指令系统中部分指令格式，其中RS和RD表示寄存器，mem表示存储单元地址，（X）表示寄存器X或存储单元X的内容。
题44表部分指令格式
名称
指令汇编格式
指令含义
加法指令
ADDRS，RD
（RS）+（RD）->RD
算术/逻辑左移
SHLRD
2*（RD）->RD
算术右移
SHRRD
（RD）/2->RD
取数指令
LOADRD，MEM
（MEM）->RD
存㶢指令
STORERS，MEME
（RS）->MEM
该计算机采用5段流水方式执行指令，各流水段分别是取指IF、译码/读寄存器ID、执行/计算机有效地址EX、访问存储器M和结果写回寄存器WB，流水线采用“按序发射，按序完成”方式，没有采用转发技术处理数据相关，并且同一寄存器的读和写操作不能在同一时钟周期内进行。
请回答下列问题。
（1）若int型变量X的值为-513，存放在寄存器R1中，则报告指令“SHRR1”后，R1中的内容是多少？
（用十六进制表示）
-513=11111111111111111111110111111111
右移1位后FFFFFEFFH
（2）若某时间段中，有连续的4条指令进入流水线，在其执行过程中没有发生任何阻塞，则执行这4条指令所需的时钟周期数为多少？
时钟周期数=5+4-1=8
（3）若高级语言程序中某赋值语句为x=a+b，x、a和b均为int型变量，它们存储单元地址分别表示为[x]、[a]和[b]。
该语句对应的指令序列及其在指令流水线中的执行过程如题44图所示。
I1LOADR1，[A]
I2LOADR2，[B]
I3ADDR1，R2
I4STORER2，[X]
时间单元
指令
1
2
3
4
5
6
7
8
9
10
11
12
13
14
I1
IF
ID
EX
M
WB
I2
IF
ID
EX
M
WB
I3
IF
ID
EX
M
WB
I4
IF
ID
EX
M
WB
题44图指令序列及其执行过程示意图
则这4条指令执行过程中，I3的ID段和I4的IF段被阻塞的原因各是什么？
I3的ID阻塞是因为I3要取R1和R2的数据，而I1和I2到WB才能得到数据
I4的IF段被阻是因为I3一个占用IF
（4）若高级语言程序中某赋值语句为x=2*x+a，x和a均为unsignedint类型变量，它们的存储单元地址分别表示为[x]、[a]，则执行这条语句至少需要多少时钟周期？
要求模仿题44图画出这条语句对应的指令序列及其在流水线中的执行过程示意图
指令序列：
I1LOADR1，[X]
I2LOADR2，[A]
I3SHLR1
I4ADDR1，R2
I5STORER2，[X]
流水线中的执行过程示意图
时间单元
指令
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
I1
IF
ID
EX
M
WB
I2
IF
ID
EX
M
WB
I3
IF
ID
EX
M
WB
I4
IF
ID
EX
M
WB
I5
IF
ID
EX
M
WB
所以至少需要17个时钟周期
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