ARINC429总线收发器芯片DEI1016的原理及应用.docx

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ARINC429总线收发器芯片DEI1016的原理及应用

ARINC429总线收发器芯片DEI1016的原理及应用

　　摘要：

简要介绍了DeviceEngineering公司的DEI1016芯片的功能，详细说明了利用DEI1016芯片实现ARINC429协议数据通讯系统的设计方法，给出了比较具体的电路设计及软件解决方法。

关键词：

ARINC429；差分输出；FIFO；可编程器件

１　概述

目前，ＡＲＩＮＣ４２９收发器主要以ＤｅｖｉｃｅＥｎｇｉｎｅｅｒｉｎｇ公司的ＤＥＩ１０１６及ＢＤ４２９来配套使用。

其中ＤＥＩ１０１６提供有标准航空串行数据和１６ｂｉｔ宽数据总线接口。

该接口电路包括一个单通道发送器、两个独立的接收通道和可选择操作方式的可编程控制器。

发送器电路包括一个发送缓存器和一个控制逻辑，发送缓存器是一个８×３２ｂｉｔ的ＦＩＦＯ，而控制逻辑则允许主机给发送器写数据块，并通过主机使能发送器来使该数据块自动发送出去。

数据在ＴＴＬ电平格式下经过ＢＤ４２９电平转换器后发送出去。

而每一个接收通道都可以直接连接到ＡＲＩＮＣ４２９数据总线，而不需要电平转换。

２引脚功能

ＤＥＩ１０１６芯片的引脚图如图１所示。

下面是ＤＥＩ１０１６的主要特点

●两路接收和一路发送；

●环绕自测试模式；

●数据字长为２５ｂｉｔｓ或３２ｂｉｔｓ格式；

●接收数据时进行校验，发送数据时产生校验；

●具有８×３２ｂｉｔ的发送缓存；

●采用低电源工作；

●支持多路复用ＡＲＩＮＣ数据总线。

３　电路原理

ＤＥＩ１０１６的复位是低电平有效，外部工作时钟为１ＭＨｚ。

具有二路接收和一路发送。

要使电路正常工作，发送时需要和ＢＤ４２９配合。

ＢＤ４２９是满足ＡＲＩＮＣ４２９规范的、双极数据输入线驱动器。

ＤＥＩ１０１６为前级输出，ＢＤ４２９为差分输出。

设计时，ＢＤ４２９地周围要接两个６８ｐＦ的电容才能正常工作，而且这两个电容至关重要。

ＤＥＩ１０１６由三个基本单元组成，第一部分为接收通道，第二部分为发送通道，第三部分为主机接口。

其电路结构框图见图２所示。

３．１接收通道

接收通道包括线接收器、数据接收、数据时钟、源／目标码译码器、校验控制位、数据通道和数据错误条件等电路。

线接收器的前端是一个电平转换器，最常用的就是ＢＤ４２９。

它可以把±１０Ｖ的数据信号转换为５Ｖ内部逻辑电平。

接收数据时，接收到的每一位数据的开始位首先被检测，外部提供的工作时钟为１ＭＨｚ，内部接收和发送速率可以设置为十分之一或八十分之一。

读接收器的任一个字时，一般都需要检测收到的信息数据的校验位。

初始化时，可以设置字长为３２Ｂｉｔ或２５Ｂｉｔ。

其３２Ｂｉｔ字长格式如图３所示。

为了访问接收器的数据，首先应设置接收器数据选择输入端为逻辑“０”，并通过脉冲使输出使能端ＯＥｎ也置为“０”，以使得数据字１被送入到数据总线上；同样，数据字２也被放到数据总线上。

当字１、字２被读走以后，数据准备好信号ＤＲｎ被复位，复位后，该信号处于三态；如果新数据到了，而以前的数据又没有被读取，此时如果数据准备好信号没有复位，则新数据不能覆盖ＦＩＦＯ中的数据；如果一个完整的数据没有读完就出现错误，接收器将复位，同时忽略该数据或者该帧数据。

如果希望测试该芯片是否正常工作，也可以通过设置为自测试模式，即将ＤＥＩ１０１６的发送直接在内部接到第一路接收，并将反相接到第二路，然后发送数据，并比较发送和接收，以判断ＤＥＩ１０１６的工作状况。

３．２发送通道

发送通道包括８×３２ｂｉｔＦＩＦＯ、校验产生器、发送器定时器和一个ＴＴＬ输出电路。

其中８×３２ｂｉｔＦＩＦＯ可由用户进行操作；通过装载发送器数据字或者脉冲沿可以把第一个１６位字或第二个１６位字放到数据线上；ＬＤ１总是先于ＬＤ２。

如果缓存已满且新数据已被ＬＤ１和ＬＤ２脉冲沿打入，缓存里的最后一个３２位字将被覆盖；而当ＥＮＴＸ为逻辑“１”时，ＦＩＦＯ时钟被激活，同时，数据被串行移到发送器驱动器上；然后在发送时钟１ＭＨｚ下通过ＤＯＡ和ＤＯＢ差分输出，ＤＥＩ１０１６和ＢＤ４２９连接见图４所示。

３．３主机接口

ＣＰＵ外围Ｉ／Ｏ设备的接口芯片一般都有片选、读、写信号和选择片内寄存器的若干地址线。

但ＤＥＩ１０１６有点特殊，它的每一个寄存器操作信号都需要对ＣＰＵ信号进行译码产生。

因此，选择ＣＰＵ时，最好直接选择外部数据总线为１６Ｂｉｔ以上的ＣＰＵ，如ＴＩ公司的ＴＭＳ３２０Ｆ２４０等。

４　ＤＥＩ１０１６的应用

４．１ＤＥＩ１０１６与ＢＤ４２９ＨＷ的连接

ＤＥＩ１０１６的应用主要是数据通讯。

它一般和ＣＰＵ、可编程器件一起形成智能通讯模块，图５是由ＤＥＩ１０１６构成的数据通讯系统原理图。

该数据通讯模块的控制逻辑以ＣＰＵ提供的Ｉ／Ｏ操作信号ＩＳ和读写信号ＲＤ、ＷＲ以及地址Ａ２、Ａ１为输入来为ＤＥＩ１０１６产生操作信号，如读第一路接收数据寄存器信号ＲＤ４２９Ａ、第二路ＲＤ４２９Ｂ、发送低字选通信号ＷＲ４２９Ｌ

　　Ｗ、高字ＷＲ４２９ＨＷ、发送使能控制ＴＸ４２９ＥＮ等。

控制逻辑和ＣＰＵ同时监视ＤＥＩ１０１６的３个状态信号，包括第一路接收准备好信号Ｒｘ１ＲＤＹ、第二路Ｒｘ２ＲＤＹ和发送准备好Ｔｘ４２９ＲＤＹ。

这些状态信号一方面可供软件查询，另一方面可由控制逻辑产生ＩＮＴ中断请求。

ＤＥＩ１０１６和ＣＰＵ接口比较简单，发送时经常和ＢＤ４２９配合使用。

一般情况下，作为Ｉ／Ｏ外设的ＤＥＩ１０１６的读写速度要比ＣＰＵ慢，因此，应该用一个状态机进行速度匹配以便为ＣＰＵ产生ＲＥＡＤＹ信号。

在发送使能信号ＴＸ４２９ＥＮ的控制下可以简单地把发送准备好信号ＴＸ４２９ＲＤＹ反相后输出。

亦即只要ＤＥＩ１０１６发送器有空闲，就允许发送。

ＤＥＩ１０１６的发送器包括一个ＦＩＦＯ，它可以存储８个３２－Ｂｉｔ的４２９数据字。

当ＣＰＵ填充ＤＥＩ１０１６的发送ＦＩＦＯ字数达到自定数目如８个时，系统将使能发送以发出ＦＩＦＯ中的数据。

其实现逻辑用Ａｂｅｌ语言简写如下

ＩＳ，ＲＤ，ＷＲｐｉｎ；

／／ＣＰＵ方的Ｉ／Ｏ操作、读写信号，皆为低有效．

ＩＯＡｄｄｒ＝[Ａ２，Ａ１，Ｘ]；

／／ＣＰＵ方Ｉ／Ｏ地址

ＥＮＴＸ４２９Ａ＝！

ＴＸ４２９ＡＲＤＹ；

／／ＡＲＩＮＣ４２９发送使能．

／／读第一路ＡＲＣＩＮ４２９接收寄存器高低字．

！

ＲＤ４２９Ａ＝！

ＩＳ＆！

ＲＤ＆　＃）；

／／读第二路ＡＲＣＩＮ４２９接收寄存器高低字．

！

ＲＤ４２９Ｂ＝！

ＩＳ＆！

ＲＤ＆　＃ＩＯＡｄｄｒ＝＝ＲＸ４２９ＢＨＷ）；

／／写第一路ＡＲＣＩＮ４２９发送寄存器高低字．

！

ＷＲ４２９ＡＬ＝！

ＩＳ＆！

ＷＲ＆；

！

ＷＲ４２９ＡＨ＝！

ＩＳ＆！

ＷＲ＆；

／／写ＤＥＩ１０１６控制寄存器．

！

ＷＲ４２９ＡＣＷ＝！

ＩＳ＆！

ＷＲ＆；

！

ＩＮＴ＝！

ＲＸ１ＲＤＹ＃！

ＲＸ２ＲＤＹ；

／／２路接收准备好共享中断请求．

……

４．２两路接收中断共享算法

该模块有一路发送和两路接收。

发送数据不需要用中断来解决。

而当２路接收共享一个中断时，可能会出现覆盖而丢掉某一路数据的情况，也可能使边沿触发的中断失效而不再接收任何数据。

其波形示意图如图６所示。

图中，在Ａ点，当第一路准备好Ｒｘ１ＲＤＹ为低时，ＸＩＮＴ有效以引起中断，ＣＰＵ响应中断处理，同时在ＡＢ之间判定为第一路有效并开始处理。

当处理到Ｂ点时，第二路接收准备好引起中断。

但此时ＸＩＮＴ已经有效，故不会引起电平变化，中断响应程序继续进行，并在Ｃ点退出，此时并没有处理第二路接收。

如果中断请求是电平Ｌｅｖｅｌ敏感，中断处理退出后还可以再次进入，但这会有相当的系统开销。

若中断请求是边沿ｅｄｇｅ触发，那么在Ｃ点退出之后，由于未处理第二路接收，所以中断请求ＩＮＴ一直保持电平有效，但不能产生边沿跳变翻转，中断触发条件永远不能满足，系统处于死锁状态，从而使两路数据全部丢失。

对于这一问题，其实质性的解决办法需要“软硬兼施”。

可以将图４中ＤＥＩ１０１６的Ｒｘ１ＲＤＹ、Ｒｘ２ＲＤＹ等状态信号同时送达ＣＰＵ以组成只读“状态寄存器”，供ＣＰＵ中断响应时查询。

由以上分析可知，对于ＡＲＩＮＣ４２９数据通讯系统，在具体的电路设计及软件算法中均应考虑收发数据的丢失问题。