简单卷积器的设计报告.docx
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简单卷积器的设计报告
简单卷积器的设计
一、课程设计目的
（1）学习和掌握高速计算逻辑状态机的控制基本方法；
（2）了解计算逻辑与存储器与AD模块的接口设计技术基础；
（3）进一步掌握逻辑总线在模块设计中的应用和控制；
（4）熟悉用工程概念来编写较完整的测试模块，做到接近真实的完整测试。
二、课程设计介绍
简单卷积器的设计是一个有实际接口器件背景的小型设计。
希望通过这个设计，建立起专用数字计算系统的基本概念。
卷积器是数字信号处理系统中常用的部件，它首先对模拟输入信号实时采样，得到数字信号序列。
然后对数字信号进行卷积运算，再将卷积结果存入RAM中。
三、课程设计思路及流程
1、正如第二部分对本次课设的介绍，我们要做到的是对模拟信号的采样由A/D转换器来完成，而卷枳过程由卷积器来实现。
为了设计卷积器，首先要设计RAM和A/D转换器的VerilogHDL模型。
在电子工业发达的国家，可以通过商业渠道得到非常准确的外围器件的虚拟模型。
如果没有外围器件的虚拟模型，就需要仔细地阅读和分析RAM和A/D转换器的器件说明书，来自行编写。
因为RAM和A/D转换器不是我们设计的硬件对象，所以需要的只是它们的行为模型，精确的行为模型需要认真细致地编写，并不比可综合模块容易编写。
它们与实际器件的吻合程度自接影响设计的成功。
在这里我们把重点放在卷积器的设计上，RAM和A/D转换器的VerilogHDL模型和它们的器件参数见附录，同学们可以对照器件手册,认真阅读RAM和A/D转换器的VerilogHDL模型。
对RAM和A/D转換器的VerilogHDL模型的详细了解对卷积器的设计是十分必要的。
到目前为止，我们对设计模块要完成的功能比较明确了。
总结如下：
首先它要控制AD变换器进行AD变换.，从AD变换器得到变换后的数字序列，然后对数字序列进行卷积，最后将结果存入RAM。
2、卷积器的设计
用高层次的设计方法来设计复杂的时序逻辑，重点是把时序逻辑抽象为有限状态机，并用可综合风格的VerilogHDL把状态机描述出来。
下面是整个程序的设计过程。
选择8位输入总线，输出到RAM的数据总线也选择8位。
卷积值的高、低字节被分别写到两个RAM中。
地址总线为11位。
为了理解卷积器设计中的状态机。
必须对A/D转换器和RAM的行为模块有深入的理解。
四、主要程序代码
1、主程序
`timescale100ps/100ps
modulecon1（address,indata,outdata,wr,nconvst,nbusy,
enout1,enout2,CLK,reset,start）;
inputCLK,//采用10MHZ的时钟
reset,//复位信号
start,//因为RAM的空间是有限的，当RAM存满后采样和卷积都会停止。
//此时给一个start的高电平脉冲将会开始下一次的卷积。
nbusy;//从A/D转换器来的信号表示转换器的忙或闲
outputwr,//RAM写控制信号
enout1,enout2,//enout1是存储卷积低字节结果RAM的片选信号
//enout2是存储卷积高字节结果RAM的片选信号
nconvst,//给A/D转换器的控制信号,命令转换器开始工作,低电平有效
address;//地址输出
input[7:
0]indata;//从A/D转换器来的数据总线
output[7:
0]outdata;//写到RAM去的数据总线
wirenbusy;
regwr;
regnconvst,
enout1,
enout2;
reg[7:
0]outdata;
reg[10:
0]address;
reg[8:
0]state;
reg[15:
0]result;
reg[23:
0]line;
reg[11:
0]counter;
reghigh;
reg[4:
0]j;
regEOC;
parameterh1=1,h2=2,h3=3;//假设的系统系数
parameterIDLE=9'b000000001,START=9'b000000010,NCONVST=9'b000000100,
READ=9'b000001000,CALCU=9'b000010000,WRREADY=9'b000100000,
WR=9'b001000000,WREND=9'b010000000,WAITFOR=9'b100000000;
parameterFMAX=20;//因为A/D转换的时间是随机的，为保证按一定的频率采样，A/D
//转换控制信号应以一定频率给出。
这里采样频率通过FMAX控制
//为500KHZ。
always@（posedgeCLK）
if（!
reset）
begin
state<=IDLE;
nconvst<=1'b1;
enout1<=1;
enout2<=1;
counter<=12'b0;
high<=0;
wr<=1;
line<=24'b0;
address<=11'b0;
end
else
case（state）
IDLE:
if（start==1）
begin
counter<=0;//counter是一个计数器，记录已
//用的RAM空间
line<=24'b0;
state<=START;
end
else
state<=IDLE;
//START状态控制A/D开始转换
START:
if（EOC）
begin
nconvst<=0;
high<=0;
state<=NCONVST;
end
else
state<=START;
//NCONVST状态是A/D转换保持阶段
NCONVST:
begin
nconvst<=1;
state<=READ;
end
//READ状态读取A/D转换结果，计算卷积结果
READ:
begin
if（EOC）
begin
line<={line[15:
0],indata};
state<=CALCU;
end
else
state<=READ;
end
CALCU:
begin
result<=line[7:
0]*h1+line[15:
8]*h2+line[23:
16]*h3;
state<=WRREADY;
end
//将卷积结果写入RAM时，先写入低字节，再写入高字节
//WRREADY状态是写RAM准备状态，建立地址和数据信号
WRREADY:
begin
address<=counter;
if（!
high）outdata<=result[7:
0];
elseoutdata<=result[15:
8];
state<=WR;
end
//WR状态产生片选和写脉冲
WR:
begin
if（!
high）enout1<=0;
elseenout2<=0;
wr<=0;
state<=WREND;
end
//WREND状态结束一次写操作，若还未写入高字节则转到WRREADY状
//态开始高字节写入
WREND:
begin
wr<=1;
enout1<=1;
enout2<=1;
if（!
high）
begin
high<=1;
state<=WRREADY;
end
elsestate<=WAITFOR;
end
//WAITFOR状态控制采样频率并判断RAM是否已被写满
WAITFOR:
begin
if（j==FMAX-1）
begin
counter<=counter+1;
if（!
counter[11]）state<=START;
else
begin
state<=IDLE;
$display（$time,"Theramisused
up."）;
$stop;
end
end
elsestate<=WAITFOR;
end
default:
state<=IDLE;
endcase
//assignrd=1;//RAM的读信号始终保持为高
//j记录时钟，与FMAX共同控制采样频率
//由于直接用CLK的上升沿对nbusy判断以
//决定某些操作是否运行时，会因为两个信号
//的跳变沿相隔太近而令状态机不能正常工作。
因此
//利用CLK的下降沿建立EOC信号与nbusy同步，相位
//相差180度，然后用CLK的上升沿判断操作是否进行。
always@（negedgeCLK）
begin
EOC<=nbusy;
if（!
reset||state==START）
j<=1;
else
j<=j+1;
end
endmodule
2、测试程序，主要目的是尽可能检测出各种极限情况。
//---------------------------testcon1.v-------------------
`timescale100ps/100ps
moduletestcon1;
wirewr,
enin,
enout1,
enout2;
wire[10:
0]address;
regrd,
CLK,
reset,
start;
wirenbusy;
wirenconvst;
wire[7:
0]indata;
wire[7:
0]outdata;
integeri;
parameterHALF_PERIOD=1000;
//产生10KHZ的时钟
initial
begin
rd=1;
i=0;
CLK=1;
forever#HALF_PERIODCLK=~CLK;
end
//产生置位信号
initial
begin
reset=1;
#（HALF_PERIOD*2+50）reset=0;
#（HALF_PERIOD*3）reset=1;
end
//产生开始卷积控制信号
initial
begin
start=0;
#（HALF_PERIOD*7+20）start=1;
#（HALF_PERIOD*2）start=0;
#（HALF_PERIOD*1000）start=1;
#（HALF_PERIOD*2）start=0;
end
assignenin=1;
con1con（.address（address）,.indata（indata）,.outdata（outdata）,.wr（wr）,
.nconvst（nconvst）,.nbusy（nbusy）,.enout1（enout1）,
.enout2（enout2）,.CLK（CLK）,.reset（reset）,.start（start））;
sramramlow（.Address（address）,.Data（outdata）,.SRW（wr）,.SRG（rd）,.SRE（enout1））;
adcadc（.nconvst（nconvst）,.nbusy（nbusy）,.data（indata））;
endmodule
下面是一个波形图，通过该波形图可看清整个程序的时序。
五、心得与收获
VerilogHDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，HDL语言本身是专门面向硬件与系统设计的，使用它可使我同时获得设计实际电路的经验。
本次的基于Veilog的简单卷积器的设计，使我初步掌握了使用Veilog设计程序的基本步骤流程，熟悉使用了HDL语言，并且完成了本次课设的目的与要求。
为以后的工作与学习打好了基础。
设计过程中难免会出现不懂不会的情况，但是通过查阅资料，与同学相互讨论，逐一克服了困难。
通过这次的课程设计，发现了自身存在的不足之处，如思维不严谨，使用仿真软件不熟练等等，以后一定会通过经常性的针对性的练习加以克服！
附录一A/D转换器的VerilogHDL模型机所需要的技术参数
所用的A/D转换器为AD7886,其功能图如下图所示:
AD7886的时序控制有两种方法：
第1种是
和
输入信号控制AD7886三态输出，如上图所示，但A/D转换中三态输出封锁，这种方法适合微处理器在AD7886转换结束后直接把数据读出；第二种是
和
接到低电平，启动A/D转换开始后，数据线输出封锁，直到转换结束，数据输出才有效，如下图所示，这种方法可以用A/D转换结束BUSY的上升沿触发外部锁存器锁存数据。
在上述两种时序中，AD7886进行转换都是由NCONVST控制的。
NCONVST的下降沿使采保开始跟踪信号.直到NC0NVST上升沿來了.ADC才进行转换。
NCONVST低脉宽度决定了跟踪-保持的建立时间。
在A/D转换过程中，BUSY输出位低，转换结束，BUSY变为高，表示可以取走转换结果。
本设计采用第二种时序控制AD7886工作。
//---------A/D转换器的VerilogHDL行为模型如下：
`timescale100ps/100ps
moduleadc（nconvst,nbusy,data）;
inputnconvst;//A/D启动脉冲ST，即上图中
outputnbusy;//A/D工作标志，即上图中
outputdata;//数据总线，从AD.DATA文件中读取数据后经端口输出
reg[7:
0]databuf,i;//内部寄存器
regnbusy;
wire[7:
0]data;
reg[7:
0]data_mem[0:
255];
reglink_bus;
integertconv,
t5,
t8,
t9,
t12;
integerwideth1,
wideth2,
wideth;
//时间参数定义（依据AD7886手册）：
always@（negedgenconvst）
begin
tconv=9500+{$random}%500;//（type950ns,max1000ns）ConversionTime
t5={$random}%1000;//（max100ns）CONVSTtoBUSYPropagationDlay
//CL=10pf
t8=200;//（min20ns）CL=20pfDataSetupTimePriortoBUSY
//（min10ns）CL=100pf
t9=100+{$random}%900;
//（min10ns,max100ns）BusRelinquishTimeAfterCONVST
t12=2500;//（type）BUSYHightoCONVSTLow,SHAAcquisitionTime
end
initial
begin
$readmemh（"adc.data",data_mem）;//从数据文件adc.data中读取数据
i=0;
nbusy=1;
link_bus=0;
end
assigndata=link_bus?
databuf:
8'bzz;//三态总线
/*----------------------------------------------------------------------------
在信号nconvst的负跳降沿到来后，隔t5秒nbusy信号置为低，tconv是AD将模拟信号转换为数字信号的时间，在信号nconvst的正跳降沿到来后经过tconv时间后，输出nbusy信号变为高。
---------------------------------------------------------------------------*/
always@（negedgenconvst）
fork
#t5nbusy=0;
@（posedgenconvst）
begin
#tconvnbusy=1;
end
join
/*--------------------------------------------------------------------------
nconvst信号的下降沿触发，经过t9延时后，把数据总线输出关闭置为高阻态，如图示。
nconvst信号的上升沿到来后，经过（tconv-t8）时间，输出一个字节（8位数据）到databuf，该数据来自于data_mem。
而data_mem中的数据是初始化时从数据文件AD.DATA中读取的。
此时应启动总线的三态输出。
---------------------------------------------------------------------------*/
always@（negedgenconvst）
begin
@（posedgenconvst）
begin
#（tconv-t8）databuf=data_mem[i];
end
if（wideth<10000&&wideth>500）
begin
if（i==255）i=0;
elsei=i+1;
end
elsei=i;
end
//在模数转换期间关闭三态输出，转换结束时启动三态输出
always@（negedgenconvst）
fork
#t9link_bus=1'b0;//关闭三态输出，不允许总线输出
@（posedgenconvst）
begin
#（tconv-t8）link_bus=1'b1;
end
join
/*------------------------------------------------------------------------
当nconvst输入信号的下一个转换的下降沿与nbusy信号上升沿之间时间延迟小于t12时，
将会出现警告信息，通知设计者请求转换的输入信号频率太快，A/D器件转换速度跟不上。
仿真模型不仅能够实现硬件电路的输出功能，同时能够对输入信号进行检测，
当输入信号不符合手册要求时，显示警告信息。
-------------------------------------------------------------------------*/
//检查A/D启动信号的频率是否太快
always@（posedgenbusy）
begin
#t12;
if（!
nconvst）
begin
$display（"Warning!
SHAAcquisitionTimeistooshort!
"）;
end
//else$display（"SHAAcquisitionTimeisenough!
"）;
end
//检查A/D启动信号的负脉冲宽度是否足够和太宽
always@（negedgenconvst）
begin
wideth=$time;
@（posedgenconvst）wideth=$time-wideth;
if（wideth<=500||wideth>10000）
begin
$display（"nCONVSTPulseWidth=%d",wideth）;
$display（"Warning!
nCONVSTPulseWidthistoonarrowortoowide!
"）;
//$stop;
end
end
endmodule
附录二.2K*8位异步CMOS静态RAMHM-65162模型：
/******************************************************************************
*FileName:
sram.v*
*Function:
2K*8bitAsynchronousCMOSStaticRAM*
*****************************************************************************/
/*****************************************************************************
*ModuleName:
sram*
*Description:
2K*8bitAsynchronousCMOSStaticRAM*
*Reference:
HM-65162referencebook*
*****************************************************************************/
/******************************************************************************
*sramisaVerilogHDLmodelforHM-65162,2K*8bitAsynchronousCMOSStatic*
*RAM.ItisusedinsimulationtosubstitutetherealRAMtoverifywhether
*thewritingorreadingoftheRAMisOK.Thismoduleisabehavioralmodel*
*forsimulationonly,notsynthesizable.It'swritingandreadingfunction*
*areverified.*
***************************************************************************/
//-----------------------sram.v------------------------------------------
modulesram（Address,Data,SRG,SRE,SRW）;
input[10:
0]Address;
inputSRG,//Outputenable
S
升级会员 