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PCB知识汇总大全

PCB知识汇总

主板的各种类型信号的基本走线要求

 首先在做图之前应对一些重要信号进行Space设置和一些线宽设置，如果客没有Layoutguaid,这就要求我们自已要有这方面的经验，，一般情况下我们要注意以下信号的基本走线规则：

     1、CPU的走线：

CPU的走线一般情况下是走5/10Control线间距要稍大些，在20mil左右，

<1>Data线（0-63）64根；

<2>Address线（3-31）REQ（0-4）等

<3>Control线（一般分布在data线和Address线的中间）

      Data线走线时每16根线为一组走在一起，走同层。

（0-15）（16-31）（32-47）（48-63）且每组分布2－3根控制线，

      Address线走线时每16根为一组走在一起，走同层，所不同的是Address线是从（3-31）前面（0-2）没有。

一般分2组，

<1>（3-16）加5根REQ的线，18根；

<2>（17-31） 16根；

      CPU信号走线时还应与其他信号用20-30mil的GND线分开，如DDR的信号，以方便打VIA下内层GND,起到包地的作用。

      2、DDR信号：

      DDR的线除Control线外，一般也是走5/10  Control线要保持20mil的线距，和CPU一样也主要分为以下3类：

<1>Data线（0-63）64根

<2>Address线（0-13）另外还有一些其他名字的address信号线，

<3>Control线（一般分布在data 和 address的线中间）

    Data线走线时每8根为一组另加DQM,DQS2根Control线走在一起，走同层，主要分组方式为：

    MD（0-7）      加   DQM0   DQS0

    MD（8-15）     加   DQM1   DQS1

    MD（16-23）    加   DQM2   DQS2

    MD（24-31）    加   DQM3   DQS3

    MD（32-39）    加   DQM4   DQS4

    MD（40-47）    加   DQM5   DQS5

    MD（48-55）    加   DQM6   DQS6

    MD（56-63）    加   DQM7   DQS7

   Address线尽量全部走在一起；

    另外DDR部分还有3对CLK线如果是双通道的DDR则有6对CLK线，CLK配对走，与其他信号应至少保持20mil以上的间距。

     DDR和CPU一样也应与其他信号用20-30mil的GND信号隔开，主要是CPU和AGP的信号

    3、CLK信号：

    CLK信号是主板当中最为重要的信号，一般大至有以下几种：

<1>200兆

<2>100兆

<3>66兆

<4>48兆

<5>16兆

    一般前2种主要是用于CPU和NB当中，为高频CLK线，应至少保持25mil以上的间距，配对走，一般走5/7，第3种主要用于DDR和SB当中，走20/7/5/7/20，第4种一般用于PCI和AGP当中，走20/7/5/7/20，第5种一般用得很少，主要是用于一些小的IC.和AUDIO部分，这种CLK相对前几种要稍显得不是那么的重要，走15/5/15即可，CLK信号还应少打via,一般不可超过2个VAI.走线时尽量参考到GND.晶振在组件面不可走线，晶振的信号尽量要短。

    4、IDE信号：

    IDE信号主要有（pd0-15）16根线加2根控制线，还有一些其他信号的线，控制线一般在25pin,和27pin,Space走10/5/10即可，

    5、USB信号：

   USB1.0   走10/10/10.与其他信号空20mil以上即可；

   USB2.0   走7.5/7.5/7.5与其他信号空20mil以上即可；

   走线时尽量参考到GND层。

少打VAI,尽量不要超过2个VAI.

    6、LAN信号：

    LAN,信号一般有2对信号，配对走，走20/7/5/7/20或20/10/10/10/20.走线时尽量参考到GND层。

少打VAI,尽量不要超过2个via.

    7、AUDIO信号：

 AUDIO信号一般走10/10即可，一般不能穿其他信号区过，其他信号区也不能穿AUDIO区过。

    8、VLINK信号

    VLINK信号一般有11根data线和2根控制线，2根控制线配对走，VLINK信号的间距要大一些，至少要保持15mil以上，2根对线与其他VLINK信号要保持20mil的线距。

不要超过2个via,要包地。

    9、PCI信号：

 PCI信号要求不是那么的高，，走5/5/5即可。

   10、电源信号：

    电源信号走线时应注意线宽，主要是要分清电源的来源和电流量，一般我们1A走40mil线宽即可，线宽不够时可考虑铺铜或切到内层，应尽量不要与重要信号走太近。

布线系统中的屏蔽及非屏蔽

 采用屏蔽布线系统主要是基于电磁兼容方面的考虑。

所谓电磁兼容是指电子设备或网络系统具有一定的抵抗电磁干扰的能力，同时不能产生过量的电磁辐射。

也就是说，要求该设备或网络系统能够在比较恶劣的电磁环境中正常工作,同时又不能辐射过量的电磁波干扰周围其它设备及网络的正常工作。

为什么目前电磁兼容引起重视?

一方面,外界电磁环境越来越恶劣，新的电磁干扰源不断产生，如无线寻呼,移动电话,微蜂窝个人通信系统等相继出现,而且工作频率不断提高。

 另一方面,数据通信速率迅速增长,因为通信已不只局限于语音,数据,还包括高质量的图象信号。

以局域网技术来讲,网络速率已经从以前的10MBPS提高到100MBPS,乃至ATM155MBPS,622MBPS,及目前议论较多的GBPS局域网技术。

　　网络速率的提高,意味着工作频率的提高,而高频信号更易于受到电磁干扰,这就是在布线系统中引入电磁兼容概念的原因。

在欧洲,电磁兼容已经引起高度重视,并有一系列有关EMC的法规及标准,如89/336/EEC,EN55022及55024,按照欧洲规定,从1996年1月1日起,所有有源设备必须符合EMC规定,同时贴有CE标志。

布线系统属于无源系统,但是,一旦它与有源网络设备相连构成系统,它也必须服从EMC的规定。

UTP（非屏蔽双绞线）电缆的EMC原理及局限性UTP电缆属于平衡传输系统,它利用扭绞来抵消电磁干扰及电磁辐射。

但是,利用这种平衡性来抵消电磁干扰及电磁辐射需要具备以下的条件:

1）UTP必须是理想的平衡系统UTP只有具有理想的平衡特性才能有效地抵消电磁干扰及电磁辐射,但是,理想的平衡UTP是不存在的,因为:

a）UTP的平衡特性受周围环境影响当UTP电缆附近存在金属物体或隐蔽接地时,由于不同导体与金属物体或地的距离不同,UTP的平衡特性会遭到破坏。

实验表明,将UTP电缆穿入25.4MM钢管中,其衰减会增大2.5%,说明其特性阻抗减小了,从而表明UTP受周围环境影响。

b）弯曲也会破坏UTP的平衡特性在实际安装时,电缆不可避免要弯曲。

当电缆弯曲时,相邻绞节将疏密不同,不能有效抵消电磁干扰及电磁辐射。

2）UTP的节距与电磁干扰或信号波长相比必须充分小,才能有效地抵消电磁干扰和电磁辐射,即节距越小,EMC性能越好。

但是,双绞线的绞结节距不可能无限减小。

实验表明,当外界电磁干扰或网络工作频率超过30MHZ时,UTP的EMC性能下降,即网络的可靠性降低,误码率增大,电磁辐射也相应增大,UTP厂商的技术资料里也承认这一点。

以前的网络一般工作在较低的频率范围,如10MBPS以太网工作频率为10MHZ以内,16MHZ令牌网的工作频率在16MHZ以内,UTP系统在这样低的工作频带内具有一定的EMC能力,而且计算机通信具有出错重发及纠错能力,所以网络能够在一定的电磁环境中正常工作。

但是,随着快速以太网（100MBPS）,ATM（155MBPS,622MBPS）及GBPS以太网技术逐渐实用化,网络的工作频率不断提高,同时外界电磁干扰频率也日益提高,UTP的平衡特性已不足以抵消网络本身的电磁辐射及外界的电磁干扰。

所以,对于高速网络,非屏蔽系统要依赖压缩编码技术,将高速数据压缩到30MHZ以下,如ATM155MBPS，采用CAP16编码技术将带宽压缩到25.8MHZ。

采用复杂的编码方式固然可以提高频谱利用率,但是需要在布线系统的两端加编码及解码设备,网络成本增加,而抗干扰能力降低,可靠性下降。

 PCB设计问答集 

1、如何选择PCB板材？

选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。

设计需求包含电气和机构这两部分。

通常在设计非常高速的PCB板子（大于GHz的频率）时这材质问题会比较重要。

例如，现在常用的FR-4材质，在几个GHz的频率时的介质损耗（dielectricloss）会对信号衰减有很大的影响，可能就不合用。

就电气而言，要注意介电常数（dielectricconstant）和介质损在所设计的频率是否合用。

2、如何避免高频干扰？

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰（Crosstalk）。

可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunttraces在模拟信号旁边。

还要注意数字地对模拟地的噪声干扰。

3、在高速设计中，如何解决信号的完整性问题？

信号完整性基本上是阻抗匹配的问题。

而影响阻抗匹配的因素有信号源的架构和输出阻抗（outputimpedance），走线的特性阻抗，负载端的特性，走线的拓朴（topology）架构等。

解决的方式是靠端接（termination）与调整走线的拓朴。

4、差分布线方式是如何实现的？

差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距（此间距由差分阻抗决定）要一直保持不变，也就是要保持平行。

平行的方式有两种，一为两条线走在同一走线层（side-by-side），一为两条线走在上下相邻两层（over-under）。

一般以前者side-by-side（并排,并肩）实现的方式较多。

5、对于只有一个输出端的时钟信号线，如何实现差分布线？

要用差分布线一定是信号源和接收端也都是差分信号才有意义。

所以对只有一个输出端的时钟信号是无法使用差分布线的。

6、接收端差分线对之间可否加一匹配电阻？

接收端差分线对间的匹配电阻通常会加,其值应等于差分阻抗的值。

这样信号质量会好些。

7、为何差分对的布线要靠近且平行？

对差分对的布线方式应该要适当的靠近且平行。

所谓适当的靠近是因为这间距会影响到差分阻抗（differentialimpedance）的值,此值是设计差分对的重要参数。

需要平行也是因为要保持差分阻抗的一致性。

若两线忽远忽近,差分阻抗就会不一致,就会影响信号完整性（signalintegrity）及时间延迟（timingdelay）。

8、如何处理实际布线中的一些理论冲突的问题

基本上,将模/数地分割隔离是对的。

要注意的是信号走线尽量不要跨过有分割的地方（moat）,还有不要让电源和信号的回流电流路径（returningcurrentpath）变太大。

晶振是模拟的正反馈振荡电路,要有稳定的振荡信号,必须满足loopgain与phase的规范,而这模拟信号的振荡规范很容易