《RRU技术介绍》PPT课件.ppt

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RRU技术介绍,目录,一、RRU硬件系统架构简介,二、RRU射频链路设计,三、数字中频介绍,四、RRU可靠性设计,目录,一、RRU硬件系统架构简介,二、RRU射频链路设计,三、数字中频介绍,四、RRU可靠性设计,RRU硬件系统架构简介,RRU（RemoteRFUnit）远端射频单元完成对基带下行信号的调制放大和发射完成对射频信号的接收放大和解调根据应用有单天线和多天线RRU支持智能天线支持多频段（A、F、E、D）,RRU硬件系统架构简介,RRU硬件系统架构简介,数字控制单元数字中频单元系统时钟本振单元收发信单元功放单元天线合路器和滤波器电源及防雷单元,RRU硬件系统架构简介,完成IR协议处理完成时隙控制实现RRU级联恢复低抖动的时钟信号支持在线升级能力支持本地操作维护和研发测试完成开关切换支持电源接口的检测,RRU硬件系统架构简介,数字中频单元主要功能实现基带信号到数字中频的调制功能实现数字中频解调成基带信号的功能。

实现数字DPD功能收发信机主要功能实现下行数字中频到模拟中频射频的发信功能。

实现上行模拟射频到模拟及数字中频的收信功能实现DPD反馈通路功能。

实现驻波比检测反射通道功能,RRU硬件系统架构简介,发射链路DAC、IQ调制器、射频放大器、功率放大器、滤波器接收链路LNA、射频放大器、下变频器、中频DVGA、ADC时钟与本振数字时钟、射频本振反馈链路耦合器、下变频器、ADC,RRU硬件系统架构简介,DAC完成发射方向数据到模拟信号的转换IQ调制器完成发射方向中频模拟信号到射频信号的转换功率放大器将射频发射信号放大到要求的功率等级射频放大器完成射频信号的的小信号放大滤波器完成射频频段的选频，抑制带外干扰信号天线滤波器提供进一步的带外抑制性能,RRU硬件系统架构简介,LNA完成接收信号的低噪声放大，保证系统的接收灵敏度；下变频器完成接收方向信号从射频到中频的转换中频DVGA完成接收方向中频信号的放大且根据需求进行数字式增益调节ADC完成接收方向中频模拟信号到数字信号的转换,RRU硬件系统架构简介,耦合器完成对功放发射信号的收集，通过反馈通道回传至DPD模块进行运算下变频器完成反馈信号从射频到中频的转换ADC完成反馈通道中频模拟信号到数字信号的转换,RRU硬件系统架构简介,数字时钟完成系统时钟的恢复并为ADC、DAC、FPGA等器件及射频本振电路提供参考时钟射频本振提供IQ调制器、下变频器本振信号,RRU硬件系统架构简介,主要功能下行信号高功率放大上行信号低噪声放大上下行通道时分切换下行输出过功率保护功能提供下行前向功率和反向功率检测射频通道提供板卡温度检测功能提供产品标识数据和相关校准数据功能主要组成部分功放部分上行低噪放部分下行功放前向功率耦合部分下行反向功率耦合部分反馈、驻波及接收信号开关控制切换部分温度检测及数据存储部分,RRU硬件系统架构简介,发射链路的带外杂散抑制接收的带外阻塞信号的抑制以及防雷保护F/A双频段的合路,RRU硬件系统架构简介,目录,一、RRU硬件系统架构简介,二、RRU射频链路设计,三、数字中频介绍,四、RRU可靠性设计,一、射频收发链路指标分解,二、关键器件选型,RRU射频链路设计,主要指标：

频率稳定度（与振荡源的相位噪声有关）输出功率EVM（调制特性指标）接收机灵敏度（与增益和噪声有关）动态范围各种干扰的抑制（与滤波器及器件非线性有关）,射频收发链路指标分解,天线双工器的插入损耗必须很小。

低噪声放大器必须有很低的噪声、合适的增益、高的三阶互调截点及低的功耗。

混频器应有高的三阶互调截点及低的噪声。

频率合成器应有低的相位噪声、切换速率快。

滤波器中心频率的热漂移要小、频率响应误差小。

根据通信环境、通信距离、工作频段、调制方式等因素，兼顾系统可靠性、各组成部件的可实现性和难易复杂度，合理确定整机指标、分配部件指标、选择器件。

射频收发链路指标分解,额定发射功率：

瓦级rms最大发射功率：

额定功率2dB额定功率2.5dB（极限条件）动态范围：

额定功率-30dB邻道功率泄漏：

-40dBc（-40oC+55oC）次邻道功率泄漏：

-45dBc（-40oC+55oC）下行功控步长：

1、2、3dB,射频收发链路指标分解发射性能指标,发射主要性能指标发射机关闭功率：

-82dBm发射EVM：

12.5%发射PCDE：

-28dB频率稳定度：

0.05ppm占用带宽：

1.6MHz频谱模板：

满足3GPP规范要求杂散辐射：

满足3GPP规范要求,射频收发链路指标分解发射性能指标,参考灵敏度：

-110dBm动态范围：

30dB（-76dBm/1.28MHzAWGN干扰）加以下干扰信号时，灵敏度恶化不大于6dB邻道选择性：

-55dBmTDD信号1.6MHzoffset阻塞特性（带内）：

-40dBm窄带CDMA信号3.2MHzoffset阻塞特性（带外）：

-15dBmCW信号2045MHz互调特性：

-48dBmoffset3.2MHzCW信号+offset6.4MHz2码道TDD信号,射频收发链路指标分解接收性能指标,发射功率PoutPout（dBm）=Gfilter（dB）+GPA_（dB）+GRF+Pout_DIF线性指标ACLR，在链路预算中折算成IP3调制精度EVM，主要受限于射频本振的相位噪声动态范围：

目前通过调整基带数据实现，要求射频通道向下30dB仍工作在线性范围。

下行功控步长：

通过基带功率控制实现发射机关闭功率：

设计时需要考虑发射噪声底及开关的隔离度频率稳定度：

由参考源和射频本振决定占用带宽：

由DIF部分的RRC滤波器决定频谱模板、杂散辐射：

通过优选器件线性度及链路中的滤波器来达到指标。

射频收发链路指标分解发射指标分配,发射机的频谱特性包括占用带宽、带外辐射和杂散等三个方面：

占用带宽指99的平均发射功率所占用的频带宽度。

3GPP标准规定采用滚降系数为=0.22的根升余弦频谱成型滤波器时，占用带宽1.6MHz。

射频收发链路指标分解发射指标分配,带外辐射指发射信道近端的频谱特性，这里主要指邻信道和次邻信道的功率泄漏（ACLR）。

杂散指发射频谱远端的寄生辐射，主要是一些发射互调产物和发射通道的泄漏。

射频收发链路指标分解发射指标分配,3GPP规定发射机的调制质量用EVM和PCDE来衡量。

要求：

EVM12.5%PCDE-28dB这两个指标之间有近似固定的对应关系：

所以我们可以仅关心EVM这个指标。

PCDE=20*lg（EVM）-10*lg16+2（dB）,射频收发链路指标分解发射指标分配,影响EVM指标的因素包括：

输入IQ信号幅度不平衡正交调制器移相误差（IQ相位不平衡）载波泄漏通道幅度不平坦性通道相位失真本振相位噪声非线性失真等。

采用数字中频技术的系统中，影响调制质量的主要因素是发射信道的幅度不平坦、相位失真、非线性失真和本振相位噪声。

射频收发链路指标分解发射指标分配,在给定指标的基础上，本振相位噪声对EVM的贡献在2.4%到4%左右。

滤波器的幅度失真对EVM的贡献为2%，相位失真对EVM的贡献为1.5%器件非线性失真对EVM的贡献为4%将以上几部分的影响独立考虑，用下式计算总的EVM。

实际EVM指标应该根据各部分器件的指标实现难度来均衡分配，不至于对某一部分电路的指标要求过高而难以实现。

射频收发链路指标分解发射指标分配,根据参考灵敏度对收信链路的噪声系数提出要求：

这里C/I为基带IQ信号的解调噪声门限，根据系统仿真结果取。

NF为收发信链路的噪声系数，Pmin为参考灵敏度电平（-110dBm）。

10lg（kT0BW）-113dBm/1.28MHz为输入热噪声功率。

计算可得到收信链路的噪声系数,射频收发链路指标分解接收性能指标分配,邻信道选择性由接收机的信道滤波器保证。

根据3GPP标准，接收机的输入功率为时，可接受的总的噪声功率（包括干扰）为：

其中。

热噪声功率：

，占总噪声功率的1/4。

因此，邻信道干扰占总噪声功率的3/4，即。

则要求信道滤波器对邻信道干扰的抑制为：

射频收发链路指标分解接收性能指标分配,阻塞特性主要衡量收信链路抗强干扰的能力。

该指标主要由射频滤波器和信道滤波器来保证。

阻塞包括带内和带外两个部分。

带内阻塞：

要求中频选择避免产生互调干扰、信道滤波器对阻塞信号要有足够的抑制，还要保证收信通道有足够的动态。

计算：

总的噪声功率仍然为，按3/4P计算为-101.25dBm，因此信道滤波器在3.2MHz处的选择性应该达到101.25dBm40dBm61.25dB以上。

此外，带内阻塞电平还需对本振的远端噪声提出要求。

射频收发链路指标分解接收性能指标分配,带外阻塞干扰，主要靠天线滤波器、收信机中的射频滤波器和混频器的特性来保证足够的抑制。

带外干扰重点考虑的应该是混频镜像、半中频（）和偏离本振谐波一个中频的频率点（）。

容易得到收信链路对镜像频率的抑制要达到101.25dBm-15dBm=86.25dB,主要靠天线滤波器和收信机中的射频滤波器保证。

射频放大器的带宽特性也可能会提供适当的抑制。

射频收发链路指标分解接收性能指标分配,在有强干扰时，本振远离中心频率的相位噪声将可能对接收机产生影响，包含噪声的本振信号与单音干扰信号混频后产生带内的干扰。

如图所示。

射频收发链路指标分解接收性能指标分配,本振远端噪声对信号的影响,一、射频收发链路指标分解,二、关键器件选型,RRU射频链路设计,输出功率决定功放增益。

小信号输出功率基本恒定，功放（包括驱动级）根据要求的输出功率选择合适增益及输出功率等级的放大管）。

要求的输出功率越高，对功放管的增益要求越高，功率等级越大数据峰均比决定功放所需达到的线性度，数据峰均比越大，功放管的1dB压缩点功率越高，也就是功率等级越高工作频率范围功放是窄带器件，需要根据不同的工作频率范围选型。

关键器件选型原则射频功放,DAC：

根据系统对ACLR、EVM指标的要求，核算到DAC输出端口的ACLR和EVM指标，对DAC的SFDR、SNR、有效位数进行评估并选型IQ调制器主要考虑输出功率、噪底等射频放大链路根据DAC输出功率及基本固定的小信号输出功率确定链路的总增益（包含IQ调制器、滤波器引入的损耗及放大器带来的增益），放大器主要考虑供电电压的统一、工作电流尽量低的器件，根据总增益采用尽可能少的放大器数量，线性指标要符合链路设计要求；时钟本振器件主要考虑相位噪声、杂散指标,关键器件选型原则射频链路器件,LNA：

主要考虑噪声系数指标，须满足系统对参考灵敏度指标的要求。

两者之间有较为固定的换算关系，选取增益尽量大一些的器件（如大于20dB），此外还须考虑防静电性能射频放大链路（包括LNA）增益根据参考灵敏度指标要求和基带解调门限、以及带内阻塞信号功率和ADC饱和电平进行核算（包括下变频器、滤波器引入的损耗及放大器带来的增益），放大器主要考虑供电电压的统一、工作电流尽量低的器件，根据总增益采用尽可能少的放大器数量，线性指标要符合链路设计要求；,关键器件选型原则射频链路器件,下变频器：

主要考虑变频损耗（增益）、IIP2、IIP3、端口间隔离度等指标ADC：

根据信号带宽（链路信号及反馈信号带宽）、中频频率、时钟频率来核算ADC所需采样速率、采样带宽以及有效位数；根据系统灵敏度要求核算出要求的ADC的SNR、SFDR指标。

SFDR也会影响到灵敏度和DPD的性能在多天线RRU系统中可以考虑采用多通道ADC提高板卡集成度，同时须考虑ADC本身的一些重要指标，如SFDR、SNR等时钟本振器件主要考虑相位噪声、杂散指标,关键器件选型原则射频链路器件,基带信号带宽基带数据速率通道数量需要完成的功能（如DDC、DUC、DPD、CFR等都要实现还是实现其中某些功能项）根据以上几个主要因素确定FPGA容量后，尽量选择系列产品，可以满足pin-pin兼容替换的需求，便于设计的平台化，向上向下衍生相关产品,关键器件选型原则FPGA,目录,一、RRU硬件系统架构简介,二、RRU射频链路设计,三、数字中频介绍,四、RRU可靠性设计,数字中频介绍,一、数字中频基础介绍,二、数字上下变频器（DUC/DDC）,三、信号峰均比抑制技术（CFR）,四、数字预失真技术（DPD）,五、包络跟踪技术（ET）,采样定理,内插与抽取,内插与抽取,内插与抽取,取样率变换的多级实现,滤波器设计方法,半带滤波器（HB）,半带滤波器（HB）,积分梳状滤波器（CIC）,积分梳状滤波器（CIC）,三种中频架构,单中频单边带中频（SIB）零中频（ZIF）,中频的三种架构

（1）-单中频发射链路,单中频发射链路优缺点,弱点:

需要对混频产物作射频滤波与频段和应用关联要求高性能中频DAC，可能限制整体性能实现宽带中频滤波器困难由于混频器大概有10dB的插入损耗，所以相对于随后的ZIF技术要多一个放大器。

同时链路还是比较复杂，需要有IF放大器，声表滤波器，混频器以及RF滤波器等优点：

混频器杂散信号（本振LO和镜像）在带外，所以易于削除镜像和本振。

一条发射链路只需要一路DAC,中频的三种架构

（2）-SIB（单边带）发射链路,SIB发射链路优缺点,优点:

利用高三次交调IP3的元件可实现高性能射频链路混频器杂散信号（本振LO和镜像）在带外混频器镜像已被抑制，射频滤波要求降低弱点:

需要对混频产物作射频滤波与频段和应用关联要求高性能中频DAC，可能限制整体性能每个链路需要两路的DAC。

请下载后阅读,中频的三种架构

（2）-零中频发射链路,请下载后阅读,ZIF发射链路优缺点,优点:

利用三次交调IP3高和低噪声的元件可实现高性能射频链路不需要射频滤波器即可满足发送模板要求,本振和镜像均在本信道带内架构简洁利用基带DACs和滤波实现高性能利用DSP修正算法取代模拟电路的复杂性弱点:

模拟正交调制的镜像信号在带内会影响EVM零中频IQ信号的幅度不平衡会增大镜像信号遗留零中频的直流漂移会影响本振泄露调制杂散需要复杂的修正算法,ZIF校准的硬件环境,ZIF校准后的频谱对照图,请下载后阅读,ZIF校准前后的EVM对照图,如下两图示意了ZIF射频构架如果引入了LO泄露和I/Q不平衡与原始信号EVM对照图。

数字中频介绍,一、数字中频基础介绍,二、数字上下变频器（DUC/DDC）,三、信号峰均比抑制技术（CFR）,四、数字预失真技术（DPD）,五、包络跟踪技术（ET）,请下载后阅读,DUC-DDC综述,DUC-DDC总体框图一个DUC模型DUC-DDC中的滤波器设计思想,DUC-DDC总体框图,请下载后阅读,DUC实现框图-多级滤波,组合滤波器的频谱响应,请下载后阅读,混合平台（TD/LTE）DUC-DDC设计,请下载后阅读,DUC资源设计简化-多相内插复用,DDC资源设计简化-多相抽取复用,数字中频介绍,一、数字中频基础介绍,二、数字上下变频器（DUC/DDC）,三、信号峰均比抑制技术（CFR）,四、数字预失真技术（DPD）,五、包络跟踪技术（ET）,请下载后阅读,峰均比抑制,CFR简介CFR算法族谱CFR算法特点CFR算法比较主流CFR算法CFR性能影响因素CFR系统运用介绍,CFR简介,目的在保持非恒包络调制发射信号可靠接收的条件下有效抑制信号的峰均比。

好处在功放1dB压缩点固定的条件下提升PA的工作点。

方法无损基带编码有损削峰（硬限幅，PW，NS，PC）性能指标PAR，EVM，CM,CFR算法族谱,CFR算法特点,有损类其处理位置可以在基带和中频，目前系统基本上都采用中频削峰算法，因为采用基带削峰在中频滤波器后可能峰值再生，不能严格满足PAPR1e-4的要求。

无损类编码、选择映射技术（SLM）、交织、部分传输序列（PTS）、原始子载波保留（原始TR）、载波插入（TI）以及动态星座扩展（ACE）技术属于EVM无损的峰均比抑制算法，这类方法的主要思想是通过增加信号的随机性降低峰峰迭加的概率来降低PAPR，对信号的EVM没有影响，其基带处理的复杂度以及可能对标准的修改是这类方法能否在产品中应用的主要约束因素。

CFR算法比较,PC-CFR原理,PC-CFR实现,PC-CFR算法模块,PeakDetect,PeakScaling,Allocator,CPG,CFR性能影响因素,CPG数量和迭代级数多载波削峰滤波器DAC内插滤波RF通道数据源,CPG数量和迭代级数,CPG1=8，CPG2=4CPG1=4，CPG2=4，CPG3=4CPG1=8，CPG2=8CPG1=4，CPG2=4，CPG3=4，CPG4=4配置和PAR性能基本一致，配置和PAR性能基本一致；在、情况下基本保证PAR1e-4=6dB无漏削，在、情况下可能会出现漏削情况。

而实现起来比更节省资源，因此，推荐采用配置。

多载波削峰滤波器,关键指标通道平坦度，阻带衰减影响因素滤波器长度，选择的窗函数，通带频率，阻带频率优化原则频域来看：

带内平坦利于EVM，带外衰减大利于ACLR时域来看：

脉冲旁瓣较小利于EVM，脉冲旁瓣较大利于ACLR结论在同样削峰滤波器长度的情况下，随着通带频率Fpass的增加，削峰滤波器通带更平坦，但带外的衰减变差。

DAC插值滤波,削峰数据速率76.8Msps，可以保证DAC对峰均比的影响0.2dB,RF通道,LTE降低PAR算法介绍TD-SCDMA降低PAR算法介绍连续50MHZ降低信号PAR介绍A+F降低信号PAR介绍,CFR系统运用介绍,PAR降低算法研究主要分为两个方面，即针对上行DFT-S-OFDM系统和下行OFDMA系统分别考虑。

首先考虑下行OFDM降低PAR算法，循环限幅滤波算法运算量太大，并且有EVM恶化，不会使用。

LTE-降低PAR算法：

循环限幅滤波算法,LTE-降低PAR算法：

子载波保留算法,ToneReservation（TR）是近年来兴起的降低PAPR的技术。

TR的迭代算法可以写成：

（1）i是迭代次数；u是步长；n是表示超过限幅门限的索引

（2）P叫做峰值降低核心向量。

它是一个时域信号，尽可能地接近样本幅度超过预先设定门限位置的理想冲激，这样，峰值就可以尽可能的删除。

峰值核心向量可以由下式计算：

物理层削峰EVM恶化，中频峰值再起,频域比较难匹配。

其中：

根据IFFT变化的线性特性，可以得到：

部分传输序列法（PTS）,物理层相位旋转中频合路削峰算法（PC-CFR），处理框图如下图示意，使得12载波的PAR从18dBc降低到7.5dBc。

PAR的大幅度降低，可以更好的配合DPD工作，明显了提高的功放效率。

物理层相位旋转中频合路削峰算法（PC-CFR）现在已经应用到各个产品上。

大唐移动提出的物理层的相位旋转算法,旋转的相位是一组非线性相位,可以极大的降低MIDAMBLE功率,已经申请了PCT专利.合路削峰算法已经早于XILINX公司开发的PC-CFR,并且已经申请了多篇专利,TD-SCDMA降低PAR方法,TD信号12载波:

物理层相位旋转+中频削峰,连续50MHZTD和LTE混合CFR,宽频50MHZ削峰处理效果,A+F频段信号削峰,A+F削峰效果,请下载后阅读,数字中频介绍,一、数字中频基础介绍,二、数字上下变频器（DUC/DDC）,三、信号峰均比抑制技术（CFR）,四、数字预失真技术（DPD）,五、包络跟踪技术（ET）,数字预失真技术（DPD）,功放线性化DPD基本原理DPD典型结构DPD关键技术DPD系统运用介绍,功放线性化,目的消除功放非线性失真。

好处在不改变PAR和功放工作点的条件下大幅减小带内外非线性交调干扰。

方法功率回退器件改进前馈抵消反馈校正（RF预失真，数字预失真）性能指标ACLR,理想工作状态（功放选型准则）功放工作点（额定功率）+信号峰均比=1dB压缩点功率,功放传输特性-压缩特性,移动通信系统需要采用线性调制方案，如：

CDMA/OFDM使用QPSK，M-QAM等。

需要线性功率放大器，但其效率低；而高效率非线性放大器其新出现的频率分量会干扰相邻信道。

功放的非线性和记忆性,PA有两个重要的理论：

一个是认为PA是一个有记忆的系统；并且带宽越宽,记忆性越强.一个认为PA是一个非线性系统。

例如，一个双音信号产生的交调如右图（主要有3，5，7阶交调等）,请下载后阅读,DPD基本原理,DPD典型结构,DPD作用示意图,请下载后阅读,DPD关键技术,HPA建模方法理论模型测量模型参数估计算法影响因素,HPA理论模型,Volterra级数,衍生简化模型Wiener/Hammerstein/W-HMemoryPolynomialMurrayHill,Wiener/Hammerstein/W-H,MemoryPolynomial,MurrayHill,请下载后阅读,HPA模型测量,统计PA的AM/AM，AM/PM特性分离HPA非线性为静态部分和动态部分,参数估计算法,间接训练自适应滤波Wiener-HopfLMSRLSSteepLSL,算法复杂度比较,间接训练方法,基于MP的间接训练方法,其中,LS解,训练目标：

x（n）=y（n）/G,记忆深度,交调阶数,PA增益,转置,共轭转置,矩阵逆,影响因素,算法记忆深度交调阶数训练样本数遗忘因子（LMS，RLS）PAR,实现训练信号发射位置反馈信号时延/幅度预失真功率滤波器带宽载波配置方式ADC精度PA电源影响,记忆深度/交调阶数影响,训练样本数影响,时延校准,目的反馈通道和前向通道信号同步方法计算反馈信号和参考信号的互相关性能仿真表明可精确估计时延,幅度校准,目的保持反馈通道和前向通道信号在系数训练时功率相同方法计算反馈信号和参考信号的自相关，加权处理以消除幅度不平衡。

性能精确,功率平衡,目的保持预失真前后发射信号功率一致方法对预失真系数进行定标。

性能精确,滤波器带宽,DPD系统运用介绍,DPD验证测试环境DPD实现架构影响DPD性能因素DPD对输出信号的影响,ADS+MATLAB全硬件测试环境,半硬件测试环境,DPD验证和测试环境,DPD工作机理,当滤波器的输出为输入的线性函数时,该滤波器为线性滤波器,否则为非线性滤波器.如果参数随时间变换,又称之为时变滤波器.根据PA的特性,能够调整自己（预失真器）的参数,自适应调整自己参数的过程称之为”跟踪”或者学习过程.当输入过程的统计特性变化时,自适应滤波器调整自己参数以满足某种准则的要求。

输入过程为平稳时的最小均方误差线性滤波器称为维纳滤波器.维纳滤波器满足正规方程,直接对矩阵求逆就可以（Winner-Hopf等式）MMSE看似简单,但运算量大,尤其是阶数较多时.所以发展了一种不需要矩阵求逆解正规方程的方法，最陡下降法LMS和RLS基本的细想是参照最陡下降法但其中LMS算法算法需要根据数据的长期统计特性获得最佳滤波。

并不太适合功放模型，所以我们重点介绍RLS算法。

数字预失真的自适应算法简介,数字预失真自适应算法RLS算法

（1）,数字预失真自适应算法RLS算法

（2）,高速预失真模块（通过功率为索引调用LUT系数）,DPD中LUT系数的主备倒换,FPGA实现DPD通道，DSP更新DPD系数,DSP+FPGA联合开发DPD算法,优点：

成本低，在dfe_fpga中实现，集成方便，不需要额外的芯片速度快，单次DPD系数更新时间在23s，对于PA工装测试、生产测试可大大提高效率对反馈信号功率限制小，反馈功率在一定范围内均可做DPD，不要求闭环增益操作流程和参数配置相对简单缺点：

FPGA软核（MicroBlaze）做DPD系数更新调试不方便，算法精度不够（单精度浮点）。

全FPGA实现DPD算法优缺点,优点：

DSP做DPD系数更新调试不方便，易于编码实现。

浮点DSP（TI-C6748）由于有硬件乘法器，可以快速的实现双精度（DOUBLE）的乘法运算，能够更有效的保证DPD性能。

对反馈信号功率限制小，反馈功率在一定范围内均可做DPD，不要求闭环增益操作流程和参数配置相对简单缺点：

FPGA片外需要增加一个浮点DSP,集成度稍差，成本增加。

FPGA/DSP实现DPD算法优缺点,数字AGC和模拟PGC都会影响DPD性能，需要注意增益的恒定性。

反馈信号的功率不能太小，否则DPD效果不好。

射频通道的驻