数字电路考研康华光电子技术基础数字部分考研真题与笔记.docx
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数字电路考研康华光电子技术基础数字部分考研真题与笔记
数字电路考研康华光电子技术基础数字部分考研真题与笔记
一、数电考研考点复习笔记
1.1 复习笔记
本章是《电子技术基础数字部分》的开篇，主要讲述了模拟信号和数字信号以及数字信号的描述方法，进而讨论了数制、二进制的算术运算、二进制代码和数字逻辑的基本运算，是整本教材的学习基础。
笔记所列内容，读者应力求理解和熟练运用。
一、模拟信号与数字信号
1模拟信号和数字信号（见表1-1-1）
表1-1-1 模拟信号和数字信号
2数字信号的描述方法（见表1-1-2）
表1-1-2 数字信号的描述方法
3数字波形详细特征
（1）数字波形的两种类型见表1-1-3
表1-1-3 数字波形的类型
（2）周期性和非周期性
与模拟信号波形相同，数字波形亦有周期型和非周期性之分。
周期性数字波形常用周期T和频率f来描述。
脉冲波形的脉冲宽度用
表示，所以占空比
（3）实际数字信号波形
在实际的数字系统中，数字信号并不理想。
当从低电平跳变到高电平，或从高电平跳到低电平时，边沿没有那么陡峭，而要经历一个过渡过程。
图1-1-1为非理想脉冲波形。
图1-1-1 非理想脉冲波形
（4）波形图、时序图或定时图
波形图、时序图或定时图概述见表1-1-4。
表1-1-4 波形图、时序图或定时图概述
时序图和定时图区别与特征见表1-1-5。
表1-1-5 时序图、定时图特征
二、数制
1几种常用的进制（见表1-1-6）
表1-1-6 几种常用的进制
2进制之间的转换
（1）其他进制转十进制
任意一个其他进制数转化成十进制可用如下表达式表示：
其中R表示进制，Ki表示相应位的值。
例如（二进制转十进制）：
（1011.01）2＝1×23＋0×22＋1×21＋1×20＋0×2－1＋1×2－2＝（11.25）10。
（2）十进制转二进制
①整数部分的转换：
将十进制数除以2，取所余数为k0；将其商再除以2，取其余数为k1，……以此类推，直到所得商等于0为止，余数kn…k1k0（从下往上排）即为二进制数。
以273.69为例，如图1-1-2所示。
②小数部分的转换：
将十进制数乘以2，取乘积的整数部分为k-1；将乘积的小数部分再乘以2，取乘积的整数部分为k-2，……以此类推，直到求出要求的位数为止，k-1k-2k-3…（从上往下排）即为二进制数。
以273.69为例，如图1-1-3所示。
图1-1-2 十→二进制整数部分的转换
图1-1-3 十→二进制小数部分的转换
所以
十进制转其他进制也可以同样的方式以此类推。
（3）二进制与十六进制之间的相互转换
①二进制转十六进制：
整数部分从低位到高位每4位二进制数分为一组并代之以等值的十六进制数，小数部分从高位到低位每4位数分为一组并代之以等值的十六进制数，即可得到对应的十六进制数。
例如：
②十六进制转二进制：
将十六进制数的每一位用等值的4位二进制数代替即可。
例如：
（4）二进制与八进制之间的相互转化：
将二进制数转换为八进制数时，只要将二进制数的整数部分从低位到高位每3位分为一组并代之以等值的八进制数，同时将小数部分从高位到低位每3位分为一组并代之以等值的八进制数。
在方法上与二-十六转换和十六-二转换的方法基本相同。
例如：
二→八转换
八→二转换
三、二进制数的算术运算
1无符号二进制数的算术运算
（1）二进制加法
无符号二进制数的加法规则：
方框中的1为进位数。
（2）二进制减法
无符号二进制数的减法规则：
方框中的1为借位数。
（3）乘法运算和除法运算
①乘法运算是由左移被乘数和加法运算组成的。
②除法运算是由右移被除数和减法运算组成的。
2带符号二进制数的减法运算
负数的运算需要用有符号的二进制数表示。
在定点运算的情况下，二进制数的最高位表示符号位，其中，0表示正数，1表示负数，其余部分为数值位。
将负数用补码表示，以便将减法运算变为加法运算。
（1）原码、反码、补码之间的转换见表1-1-7
表1-1-7 原码、反码、补码之间的转换
对于n位带符号的二进制数的原码、反码和补码的数值范围分别为：
原码：
反码：
补码：
（2）二进制补码的减法运算
二进制数减法运算的原理是减去一个正数相当于加上一个负数，即A－B＝A＋（－B），对（－B）求补码，然后进行加法运算。
二进制补码的加法运算应注意被加数补码与加数补码的位数相等，即让两个二进制数补码的符号位对齐。
乘法和除法可以采用移位和加法或减法的组合完成。
（3）溢出
当运算结果超出了数值位表示的范围时就会产生溢出。
解决办法：
进行位扩展
溢出的判断：
当最高位的进位与和数的符号位相反时，运算结果是错误的，产生溢出。
四、二进制代码
1各种二进制代码（见表1-1-8）
表1-1-8 各种二进制代码
2二进制码与格雷码的相互转化
（1）二进制码转格雷码
①格雷码的最高位（最左位）与二进制码的最高位相同。
②从左到右，逐一将二进制码相邻的2位相加（舍去进位），作为格雷码的下一位。
（2）格雷码转二进制码
①二进制码的最高位（最左位）与格雷码的最高位相同。
②将产生的每一位二进制码，与下一位相邻的格雷码相加（舍去进位），作为二进制码的下一位。
五、二值逻辑变量与基本逻辑运算
当0和1表示逻辑状态时，两个二进制数码按照某种指定的因果关系进行的运算称为逻辑运算。
各种逻辑运算的类型见表1-1-9。
表1-1-9 逻辑运算总结
六、逻辑函数及其表示方法
1逻辑函数的几种表示方法（见表1-1-10）
表1-1-10 逻辑函数的几种表示方法
上述四种不同的表示方法所描述的是同一逻辑函数，因此它们之间有着必然的联系，可以从一种表示方法，得到其他表示方法。
2逻辑函数表示方法之间的转换
（1）真值表到逻辑图的转换
转换步骤：
①根据真值表写出逻辑表达式；②用公式法或卡诺图法化简得到简化的逻辑表达式；③根据逻辑表达式画逻辑图。
（2）逻辑图到真值表的转换
转化步骤：
①从逻辑图的输入端到输出端，逐级写出每个逻辑符号输出端的表达式，直到写出最后的输出变量的逻辑表达式；②化简变换，求简化的逻辑表达式；③将输入变量可能的取值逐个带入表达式进行计算，并将结果列表，即得真值表。
二、《电子技术基础-数字部分》考研真题
一、 考研真题解析
1、填空题
1（10100011.11）2＝（ ）10＝（ ）8421BCD。
[电子科技大学2009年研]
【答案】163.75；000101100011.01110101~~
【解析】二进制转换为十进制时，按公式D＝∑ki×2i求和即可，再由十进制数的每位数对应写出8421BCD码。
2数（39.875）10的二进制数为（ ），十六进制数为（ ）。
[重庆大学2014年研]
【答案】100111.111；27.E~~
【解析】将十进制数转化为二进制数时，整数部分除以2取余，小数部分乘以2取整，得到（39.875）10＝（100111.111）2。
4位二进制数有16个状态，不够4位的，若为整数位则前补零，若为小数位则后补零，即（100111.111）2＝（00100111.1110）2＝（27.E）16。
3（10000111）8421BCD＝（ ）2＝（ ）8＝（ ）10＝（ ）16。
[山东大学2014年研]
【答案】1010111；127；87；57~~
【解析】8421BCD码就是利用四个位元来储存一个十进制的数码。
所以可先将8421BCD码转换成10进制再进行二进制，八进制和十六进制的转换。
（10000111）8421BCD＝（87）10＝（1010111）2
2进制转8进制，三位为一组，整数向前补0，因此（001 010 111）2＝（127）8。
同理，2进制转16进制每4位为一组，（0101 0111）2＝（57）16。
4（2B）16＝（ ）2＝（ ）8＝（ ）10＝（ ）8421BCD。
[山东大学2015年研]
【答案】00101011；53；43；01000011~~
【解析】4位二进制数有16个状态，因此可以将一位16进制数转化为4位二进制数，得到（2B）16＝（00101011）2；八进制由0～7八个数码表示，可以将一组二进制数从右往左，3位二进制数分成一组，得到（00101011）2＝（53）8；将每位二进制数与其权值相乘，然后再相加得到相应的十进制数，（00101011）2＝（43）10；8421BCD码是一种二进制的数字编码形式，用二进制编码的十进制代码。
因此可以将每位二进制数转化为4位8421BCD码，（43）10＝（01000011）8421BCD。
5（20.16）10＝（ ）2（要求误差不大于2－3）。
[北京邮电大学2016年研]
【答案】10100.001~~
【解析】将十进制数转化为二进制数时，整数部分除以2取余，小数部分乘以2取整；又因为题目要求误差不大于2－3，故小数点后保留三位即可，得到（20.16）10＝（10100.001）2。
6（35）10＝（ ）2＝（ ）8＝（ ）16＝（ ）8421BCD。
[山东大学2019年研]
【答案】100011；43；23；00110101~~
【解析】先将十进制数转换为二进制数，然后分别根据每三位二进制数对应一位八进制数转换为八进制数和每四位二进制数对应一位十六进制数转换为十六进制数，不够三位或者四位的，若为整数位则前补零，若为小数位则后补零。
根据每一位十进制数对应4位8421码得到8421BCD码。
7二进制数（10110001）2转换为十六进制数为（ ）16，转换为八进制数为（ ）8。
[中国海洋大学2019年研]
【答案】B1；261~~
【解析】根据每三位二进制数对应一位八进制数转换为八进制数；每四位二进制数对应一位十六进制数转换为十六进制数，不够三位或者四位的，若为整数位则前补零，若为小数位则后补零。
8用最小项表示函数F（A，B，C）＝∑m（0，1，2，6），则它的最大项表达式是F＝（ ）（注：
不要写简略形式）。
[北京邮电大学2015年研]
【答案】∏m（3，4，5，7）＝（A＋B′＋C′）（A′＋B＋C）（A′＋B＋C′）（A′＋B′＋C′）~~
【解析】根据最小项之和与最大项之积两种形式的关系，可得到最大项表达式。
9逻辑函数式Y2＝ABCD＋AB＿CD＋＿ABCD化简成最简与或式为（ ）。
[中国海洋大学2019年研]
【答案】Y2＝ABCD＋ABC′＋ABD′＋A′CD＋B′CD
【解析】根据德摩根定律将逻辑函数式进行化简可得最终结果。
10以“1”和“0”分别代表高低电平，试给出下图各电路的输出（图1-1-1中均为TTL门电路）。
[山东大学2016年研]
Y1＝（ ）；Y2＝（ ）；Y3＝（ ）；Y4＝（ ）。
图1-1-1
【答案】0；0；1；A~~
【解析】TTL电路输入端经电阻接低电平时，R＜0.91kΩ是输入端可视作逻辑0，R＞2.5kΩ可视作逻辑1，若输入端悬空则可视作逻辑1。
所以根据以上分析可得：
Y1：
该门为或非门。
Y1＝（1＋0）′＝0
Y2：
该门为非门。
Y2＝
（1）′＝0
Y3：
该门为与非门。
Y3＝（A·0）′＝1
Y4：
该门为同或门。
Y4＝（A⊙1）＝A
11以“1”和“0”分别代表高、低电平，试给出下图各电路的输出（图1-1-2中均为TTL门电路）。
[山东大学2015年研]
Y1＝（ ）；Y2＝（ ）；Y3＝（ ）；Y4＝（ ）。
图1-1-2 各TTL门电路
【答案】1；A′；A；0~~
【解析】TTL电路输入端经电阻接低电平时，R＜0.91kΩ输入端可视作逻辑0，R＞2.5kΩ可视作逻辑1，若输入端接3.5V电压时可视为逻辑1。
根据以上分析可得：
输出信号Y1的为与非门，Y1＝（A·0）′＝1；输出信号Y2的为与非门Y2＝（A·1）′＝A′；输出信号Y3的为与门，Y3＝（A·1）＝A；输出信号Y4的为或非门，Y4＝（A＋1）′＝0。
12以“1”和“0”分别代表高低电平，试给出下图各电路的输出（图1-1-3中均为TTL门电路）。
[山东大学2014年研]
Y1＝（ ）；Y2＝（ ）；Y3＝（ ）；Y4＝（ ）。
图1-1-3
【答案】A′；0；A′；A~~
【解析】TTL电路输入端经电阻接低电平时，R＜0.91kΩ是输入端可视作逻辑0，R＞2.5kΩ可视作逻辑1，若输入端悬空则可视作逻辑1。
所以根据以上分析可得：
Y1：
该门为或非门。
Y1＝（A＋0）′＝A′
Y2：
该门同样为或非门。
Y2＝（A＋1）′＝0
Y3：
该门为与非门。
Y3＝（A·1）′＝A′
Y4：
该门为同或门。
Y4＝（A⊙1）＝A
13CMOS或非门输入端的处理方法是（ ）。
[山东大学2014年研]
【答案】通过限流电阻接地~~
【解析】CMOS或非门的输入不允许悬空，因为悬空相当于高电平，输出端的输出电平将一直保持为0，并可能产生由干扰引起的输出错误。
所以处理方法为通过限流电阻接地这样输入端为低电平不会影响或非门的逻辑功能。
14负逻辑或门是正逻辑（ ）门。
[山东大学2014年研]
【答案】与~~
【解析】正逻辑：
高电平表示逻辑1，低电平表示逻辑0。
负逻辑：
用高电平表示逻辑0，低电平表示逻辑1。
所以负逻辑或门的真值表为：
表1-1-1 负逻辑或门真值表
由上述真值表可看出负逻辑或门是正逻辑与门。
15要实现线与功能，应使用（ ）门。
[山东大学2015年研]
【答案】OC~~
【解析】OC门即为集电极开路门，可将多个集电极输出端并联在一起接上拉电阻至高电平，从而实现OC门的线与功能。
16TTL电路的输入特性为（ ），传输特性为（ ）。
[重庆大学2015年研]
【答案】高电平输入电流很小，0.04mA左右，低电平输入电流在－1mA左右；分为饱和区，放大区，截止区。
~~
17三态输出的CMOS门电路三态包括高电平、低电平、（ ）。
在一条总线上分时复用多个器件可以用（ ）达到隔离和选通的目的。
[重庆大学2014年研]
【答案】高阻态；高阻态~~
【解析】下图1-1-4为三态与非门电路图，通过分析电路逻辑状态可得到高电平、低电平和高阻态三个状态；通常在数据总线上接有多个器件，为了防止总线上各设备之间的冲突，那些接在总线上的设备需要将输出信号设置为高阻态，相当于总线断开，避免与总线上的其他设备发生冲突。
图1-1-4 三态与非门电路图
18门电路的电压传输曲线反映（ ）的关系，噪声容限指（ ）。
[重庆大学2014年研]
【答案】输出电压和输入电压；在保证输出高、低电平基本不变的条件下，所允许的最大噪声幅度~~
【解析】门电路电压传输曲线反映了输出端电压和输入端电压之间的关系；噪声容限是指在保证输出高、低电平基本不变的条件下，允许输入信号的高、低电平有一个波动范围，这个范围称为输入端的噪声容限。
19扇出系数是指（ ）。
四输入TTL与非门输入端均为低电平时，总输入电流为单个输入端的低电平输入电流的（ ）倍。
[重庆大学2014年研]
【答案】能驱动同类门电路的数目；4~~
【解析】扇出系数是指能驱动同类门电路的数目；而四输入TTL门电路输入端总电流为每个输入端电流之和。
20CMOS电路的静态功能耗比TTL电路的静态功耗（ ）。
[中山大学2010年研]
【答案】小~~
【解析】CMOS门电路在静态下无论输出高电平还是低电平，总有一个管子是截止的，电流极小，所以静态功耗很小。
21在数字门电路中，（ ）门可以用来传输连续变化的模拟信号。
[北京邮电大学2016年研]
【答案】传输~~
【解析】CMOS传输门的一个重要用途是作模拟开关。
22CMOS与TTL逻辑门的性能特点不同，（ ）逻辑门的带载能力较强；（ ）逻辑门的功耗很低。
[山东大学2017年研]
【答案】TTL；CMOS~~
【解析】TTL门电路的优点是带负载能力强，而功耗较大；CMOS门电路突出的优点之一是功耗低。
23在TTL型逻辑集成门电路中，输出高电平电压值应大于（ ），输出低电平电压值应小于（ ）。
[山东大学2017年研]
【答案】2.4V；0.4V~~
【解析】根据噪声容限的定义与计算方法，典型TTL门电路中74系列的典型参数为VOH（min）＝2.4V；VOL（max）＝0.4V。
24（ ）门电路是目前各种数字集成电路中工作速度最快的。
[山东大学2019年研]
【答案】ECL~~
【解析】ECL门电路工作速度快的原因主要有：
①ECL门电路消除了由于饱和导通而产生的电荷存储效应；②由于电路中电阻阻值取得很小，逻辑摆幅（高、低电平之差）又低，从而有效地缩短了电路各节点电位的上升时间和下降时间。
25电路如图1-1-5所示，各图的逻辑函数表达式分别为（ ）、（ ）、（ ）。
[中国海洋大学2019年研]
图1-1-5
【答案】A′；1；A′B′~~
【解析】F1为或非门，F1＝（A＋0）′＝A′；F2为与非门，F2＝（A·B·0）′＝1；F3为或非门，F3＝（A＋B＋0）′＝（A＋B）′＝A′B′。
26如图1-1-6所示电路为4选1数据选择器构成的组合电路，写出其输出端的最简与或式F＝（ ）。
[北京邮电大学2015年研]
图1-1-6
【答案】[C′（A1′A0′）＋C′（A1′A0）＋1（A1A0′）＋C′（A1A0）]
【解析】根据数据选择器的逻辑函数式进行相应输入位的书写即可。
27触发器的特点为（ ）。
[重庆大学2015年研]
【答案】①触发器有两种能自行保持的稳定状态，分别表示二进制数0和1或二值信息逻辑0和逻辑1。
②在适当的触发信号作用下，触发器可从一种稳定状态转变为另一种稳定状态；当触发信号消失后，能保持现有状态不变。
【解析】触发器具有以下特点：
①具有两个能自行保持的稳定状态，以表示逻辑状态0和1，或二进制数0和1；②在触发信号操作下，根据不同输入信号可以置成1或0状态。
28触发器的空翻是指（ ），可以消除空翻的触发器包括（ ）。
[重庆大学2014年研]
【答案】在同一个时钟脉冲信号作用区间内，由于时钟脉冲的宽度过大，触发器出现在“0”、“1”两逻辑信号中多次翻转的现象；维持阻塞D触发器和边沿JK触发器~~
【解析】为了避免空翻可以将电平触发的方式改为CLK时钟信号的边沿触发，目前已用于数字集成电路的有维持阻塞D触发器和边沿JK触发器等。
29一个边沿JK触发器，如果J＝K＝0，在时钟信号到来时触发器的状态（ ）。
[山东大学2014年研]
【答案】不变~~
【解析】JK触发器的特征表达式为Qn＋1＝J＿Qn＋＿KQn，将J＝K＝0代入特征方程中可得Qn＋1＝Qn所以状态不变。
30对于JK触发器，若J＝＿K，则Q可实现（ ）触发器的逻辑功能。
[北京邮电大学2016年研]
【答案】T~~
【解析】JK触发器的输入端连在一起时就成为了T触发器。
31n位二进制计数器要由（ ）个触发器构成，它的状态数为（ ）。
[山东大学2019年研]
【答案】n；2n
【解析】二进制计数器的位数与所用触发器位数相同；状态数为2n。
32集成触发器的直接置1端和直接置0端是用来预置（ ）状态的，若它们是低电平有效的，当不用时应将它们放在（ ）。
[山东大学2018年研]
【答案】触发器指定初始；高电平~~
【解析】触发器的置1端和置0端是用来在有些场合下，需要在CLK到来前预先将触发器置为特定状态时使用，当触发器工作在正常时钟信号控制时应该其置于高电平。
33时序电路中“等价状态”是（ ），在实际应用中起（ ）作用。
[重庆大学2014年研]
【答案】相同的输入下，输出相同且次态也相同；化简~~
【解析】状态等价是指在相同的输入变量条件下，次态相同且输出也相同，等价的状态主要用于化简状态转换表，也就是减少电路的状态数量，可以优化构成相应电路的硬件结构。
34一个模值为6的计数器，状态转移图如图1-1-7所示，若初始状态为000，则经过100个CP脉冲后，其状态为（ ）。
[北京邮电大学2015年研]
图1-1-7
【答案】110~~
【解析】每经过一个CP脉冲，计数器的状态按照顺序变化一次，100/6＝16···4，所以经过了100CP脉冲后，计数器循环了16个完整计数周期，然后又进行了4次状态变化，所以此时状态为110。
354个触发器构成M序列发生器，反馈函数D0＝Q3⊕Q0，若初始状态为Q3Q2Q1Q0＝1010，则整个M序列为（ ）。
[北京邮电大学2015年研]
【答案】1111101011001000~~
【解析】根据初始状态和反馈函数可以列出状态转换表，得到循环的状态序列，从而得到Q3的周期性输出的序列。
36某M序列发生器由4位D触发器构成，反馈函数为Q3⊕Q0，若该发生器的初始状态Q3Q2Q1Q0＝1111，则在第2016个状态时Q3的输出为（ ）。
[北京邮电大学2016年研]
【答案】1~~
【解析】根据初始状态和反馈函数可知4位触发器构成的序列发生器所产生的序列为16位，所以每16个时钟脉冲输出一个完整的序列，故2016个状态时刚好完成了126个循环，所以又回到了初始状态，故Q3＝1。
371024×4EPROM可视为存储一个（ ）输入（ ）输出的真值表。
[电子科技大学2008年研]
【答案】10；4~~
【解析】210＝1024，10位地址码，输出具有4位。
38RAM电路通常由（ ）、（ ）、（ ）三部分组成。
[山东大学2015年研]
【答案】存储矩阵；地址译码器；读/写控制电路~~
【解析】图1-1-8为RAM的结构框图，从图中可以得到RAM电路通常由存储矩阵、地址译码器和读/写控制电路组成。
图1-1-8 RAM结构框图
39RAM中的地址译码器一般都分成（ ）地址译码器和（ ）地址译码器。
[山东大学2014年研]
【答案】行；列~~
【解析】地址译码器一般都分成行地址译码器和列地址译码器两部分。
行地址译码器将输入地址代码的若干位译成某一条字线的输出高、低电平信号，从存储矩阵中选中一行存储单元；列地址译码器将输入地址代码的其余几位译成某一根输出线上的高、低电平信号，从字线选中的一行存储单元中再选1位（或几位），使这些被选中的单元经读/写控制电路与输入/输出端接通，以便对这些单元进行读、写操作。
40若用32K×8位的CMOS静态RAM芯片组成256K×16位的存储器系统，共需要（ ）片芯片。
[北京邮电大学2015年研]
【答案】16~~
【解析】根据存储器的位扩展和字扩展方式可知，（256×16）/（32×8）＝16。
41图1-1-9是某存储器ROM的点阵图，请填空：
（1）该ROM的容量为（ ）。
（2）D3的输出函数式最小项之和的形式为（ ），最简与或式为（ ）。
（3）要求D0输出函数D0＝A＋B＋CD，请在点阵图上画出连接结点。
[华南理工大学2015年研]
图1-1-9
【答案】16×4；D3＝A3′A2′A1′A0′＋A3′A2′A1
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