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《数字电子技术》
《数字电子技术（高起专）》习题
1、单选题
1、数字信号是（B）。
（A）时间和幅值上连续变化的信号（B）时间和幅值上离散的信号
（C）时间上连续、幅值上离散变化的信号（D）时间上离散、幅值上连续变化的信号
2、TTL与非门高电平输出电流IOH的参数规范值是（B）。
（A）200
（B）400
（C）800
（D）1000
3、用不同数制的数字来表示2007，位数最少的是（D）。
（A）二进制（B）八进制（C）十进制（D）十六进制
4、格雷码的优点是（C）。
（A）代码短（B）记忆方便
（C）两组相邻代码之间只有一位不同（D）同时具备以上三者
5、TTL门电路的开门电阻的典型值为（B）。
（A）3k
（B）2k
（C）700
（D）300
6、门电路输入端对地所接电阻R≤ROFF时，相当于此端（B）。
（A）接逻辑“1”（B）接逻辑“0”（C）接2.4V电压（D）逻辑不定
7、若将输入脉冲信号延迟一段时间后输出，应用（B）电路。
（A）施密特触发器（B）单稳态触发器（C）多谐振荡器（D）集成定时器
8、格雷码与奇偶校验码又被称为（D）。
（A）有权码（B）符号码（C）无权码（D）可靠性代码
9、如果把D触发器的输出
反馈连接到输入D，它输出Q的脉冲波形的频率为CP脉冲频率f的（D）。
（A）二倍频（B）不变（C）四分频（D）二分频
10、已知
，选出下列可以肯定使
的取值（D）。
（A）
（B）
（C）
（D）
11、2007个1连续异或的结果是（B）。
（A）0（B）1（C）不唯一（D）逻辑概念错误
12、已知二输入逻辑门的输入A、B和输出F的波形如下图所示，这是哪种逻辑门的波形？
（C）。
（A）与非（B）或非（C）同或（D）与
13、在函数
的真值表中，
的状态共有多少个？
（C）。
（A）2（B）4（C）7（D）16
14、改变（A）值，不会改变555构成的多谐振荡器电路的振荡频率。
（A）电源VCC（B）电阻R1（C）电阻R2（D）电容C
15、在下图所示逻辑电路图中，能实现逻辑函数
的是（C）。
16、用卡诺图化简具有无关项的逻辑函数时，若用圈1法，在包围圈内的是按
处理；在包围圈外的是按处理。
（B）
（A）1，1（B）1，0（C）0，0（D）不确定。
17、数字电路中，晶体管的工作于（D）状态。
（A）放大（B）饱和（C）截止（D）开关
18、要使JK触发器的输出Q从1变成0，它的输入信号JK应为（B）。
（A）00（B）01（C）10（D）无法确定
19、如果把触发器的JK输入端接到一起，该触发器就转换成（B）触发器。
（A）D（B）T（C）RS（D）Tˊ
20、三极管开关电路中，影响开关速度的主要因素是（C）。
（A）td（B）tr（C）ts（D）tf
21、n位环形移位寄存器的有效状态数是（A）。
（A）n（B）2n（C）4n（D）2n
22、小容量RAM内部存储矩阵的字数与外部地址线数n的关系一般为（A）。
（A）2n（B）22n（C）>22n（D）<2n
23、数字系统中，能自行产生矩形波的电路是（C）。
（A）施密特触发器（B）单稳态触发器（C）多谐振荡器（D）集成定时器
24、某集成电路封装内集成有4个与非门，它们输出全为高电平时，测得5V电源端的电流为8
输出全为0时，测得5V电源端的电流为16
该TTL与非门的功耗为（C）
。
（A）30（B）20（C）15（D）10
25、TTL电路中，（B）能实现“线与”逻辑。
（A）异或门（B）OC门（C）TS门（D）与或非门
26、用三态门可以实现“总线”连接，但其“使能”控制端应为（D）。
（A）固定接0（B）固定接1（C）同时使能（D）分时使能
27、“与非”逻辑运算结果为“0”的条件是该与项的变量（B）。
（A）全部输入“0”（B）全部输入“1”
（C）至少有一个输入“1”（D）任一个输入“0”
28、某逻辑电路由一个功能块电路组成，整体电路的逻辑功能与这个功能块原来的逻辑功能（C）。
（A）一定相同（B）一定不同（C）不一定相同（D）无法确定
29、程序控制中，常用（A）电路作定时器。
（A）计数器（B）比较器（C）译码器（D）编码器
30、在对频率稳定性要求高的场合，普遍采用（D）振荡器。
（A）双门RC（B）三门RC环形（C）555构成（D）石英晶体
31、555集成定时器构成的施密特触发器，当电源电压为15V时，其回差电压
值为（C）。
（A）15V（B）10V（C）5V（D）2.5V
32、TTL与非门输入短路电流IIS的参数规范值是（C）。
（A）20
（B）40
（C）1.6
（D）16
33、处理（D）的电子电路是数字电路。
（A）交流电压信号（B）直流信号
（C）模拟信号（D）数字信号
34、数字电路中使用的是（A）。
（A）二进制（B）八进制（C）十进制（D）十六进制
35、数字电路中最常用的BCD码是（B）。
（A）5421码（B）8421码（C）余3码（D）循环码
36、数字电路中，当晶体管的饱和深度变浅时，其工作速度（C）。
（A）变低（B）不变（C）变高（D）加倍
37、TTL与非门输出高电平的参数规范值是（B）。
（A）
≥1.4V（B）
≥2.4V（C）
≥3.3V（D）
=3.6V
38、同步RS触发器的两个输入信号RS为00，要使它的输出从0变成1，它的RS应为（B）。
（A）00（B）01（C）10（D）11
39、某触发器的2个输入X1、X2和输出Q的波形如下图所示，试判断它是（B）触发器。
（A）基本RS（B）JK（C）RS（D）D
40、当（A）时，增强型NMOS管相当于开关接通。
（A）
（B）
（C）
（D）
41、标准TTL门关门电平
之值为（C）。
（A）0.3V（B）0.5V（C）0.8V（D）1.2V
42、基本RS触发器的输入直接控制其输出状态，所以它不能称为（C）触发器。
（A）直接置1、清0（B）直接置位、复位（C）同步（D）异步
43、555集成定时器构成的单稳态触发器，其暂态时间tW=（C）。
（A）0.7RC（B）RC（C）1.1RC（D）1.4RC
44、改变（D）之值不会影响555构成单稳态触发器的定时时间tw。
（A）电阻R（B）电容C（C）C-U端电位（D）电源VCC
45、如果触发器的次态仅取决于CP（A）时输入信号的状态，就可以克服空翻。
（A）上（下）沿（B）高电平（C）低电平（D）无法确定
46、主从JK触发器Q的状态是在时钟脉冲CP（B）发生变化。
（A）上升沿（B）下降沿（C）高电平（D）低电平
47、若双积分A/D转换器第一次积分时间T1取20mS的整倍数，它便具有（B）的优点。
（A）较高转换精度（B）极强抗50Hz干扰（C）较快的转换速度（D）较高分辨率
48、欲把一脉冲信号延迟8个CP后输出，宜采用（C）电路。
（A）计数器（B）分频器（C）移位寄存器（D）脉冲发生器
49、三态寄存器的（D）信号无效时，寄存器输出为高阻状态。
（A）异步清零（B）输入使能（C）CP（D）输出使能
50、顺序加工控制系统的控制时序可用（B）电路实现。
（A）施密特触发器（B）单稳态触发器（C）多谐振荡器（D）集成定时器
51、在环形振荡器中，为了降低振荡频率，通常在环形通道中串入（C）。
（A）更多非门（B）电感L（C）RC环节（D）大容量电容
52、数字系统中，常用（B）电路，将输入脉冲信号变为等幅等宽的脉冲信号。
（A）施密特触发器（B）单稳态触发器（C）多谐振荡器（D）集成定时器
53、欲在一串幅度不等的脉冲信号中，剔除幅度不够大的脉冲，可用（A）电路。
（A）施密特触发器（B）单稳态触发器（C）多谐振荡器（D）集成定时器
54、两个与非门构成的基本RS触发器，当Q=1、
=0时，当两个输入信号
和
时触发器的输出Q会（B）。
（A）变为0（B）保持1不变（C）保持0不变（D）无法确定
55、TTL集成单稳态电路的暂稳态时间tW为（A）。
（A）
（B）
（C）
（D）
56、CMOS精密单稳态触发器的暂稳时间tW为（B）。
（A）
（B）
（C）
（D）
57、二极管或门的两输入信号AB＝（A）时，输出为低电平。
（A）00（B）01（C）10（D）11
58、欲增加集成单稳电路的延迟时间tW，可以（C）。
（A）提高VCC（B）降低VCC（C）增大
（D）减小
59、555构成的多谐振荡器电路中，当R1=R2时，欲使输出占空比约为50%，最简单的办法是（B）。
（A）电容C减半（B）R2两端并接二极管（C）C-U端接地（D）VCC减半
60、从电路结构上看，时序电路必须含有（B）。
（A）门电路（B）存储电路（C）RC电路（D）译码电路
61、与倒T型电阻网络DAC相比，权电流网络D/A转换器的主要优点是消除了（B）对转换精度的影响。
（A）网络电阻精度（B）模拟开关导通电阻（C）电流建立时间（D）加法器
62、如要将一个最大幅度为5.1V的模拟信号转换为数字信号，要求输入每变化20mV，输出信号的最低位（LSB）发生变化，应选用（B）位ADC。
（A）6（B）8（C）10（D）12
63、下面描述同一逻辑电路内、外输入输出逻辑关系的方程中，（C）表明该电路为时序逻辑电路。
（A）
（B）
（C）
（D）
64、欲把36kHz的脉冲信号变为1Hz的脉冲信号，若采用10进制集成计数器，则各级的分频系数为（B）。
（A）（3,6,10,10,10）（B）（4,9,10,10,10）（C）（3,12,10,10,10）（D）（6,3,10,10,10）
65、要使JK触发器的输出Q从1变成0，它的输入信号JK应为（B）。
（A）00（B）01（C）10（D）无法确定
66、如果把触发器的JK输入端接到一起，该触发器就转换成（B）触发器。
（A）D（B）T（C）RS（D）Tˊ
67、高密度可编程逻辑器件中具有硬件加密功能的器件是（D）。
（A）HDPLD和FPGA（B）GAL（C）HDPLD（D）FPGA
68、格雷码与奇偶校验码又被称为（D）。
（A）有权码（B）符号码（C）无权码（D）可靠性代码
69、TTL与非门高电平输入电流IIH的参数规范值是（B）。
（A）20
（B）40
（C）1.6
（D）16
70、在（C）端加可变电压，可使555多谐振荡器输出调频波。
（A）
（B）OUT（C）C-U（D）GND
71、两个开关控制一盏灯，只有两个开关都闭合时灯才不亮，则该电路的逻辑关系是（A）。
（A）与非（B）或非（C）同或（D）异或
72、N变量的卡诺图中任一最小项应当有（B）相邻块。
（A）2N（B）N（C）N+1（D）N-1
73、用不同数制的数字来表示2004，位数最少的是（A）。
（A）十六进制（B）十进制（C）八进制（D）二进制
74、“或非”逻辑运算结果为“0”的条件是该或项的变量（C）。
（A）全部输入“0”（B）任一个输入“0”
（C）至少有一个输入“1”（D）全部输入“1”
75、两个开关控制一盏灯，用A和B为1表示相应开关为闭合状态，如果只有两个开关都闭合时灯才不亮，则该电路的逻辑关系为（D）。
（A）同或（B）或非（C）异或（D）与非
76、小容量RAM内部存储矩阵的字数与外部地址线数n的关系一般为（A）。
（A）2n（B）22n（C）>22n（D）<2n
77、与4位串行进位加法器比较，使用超前进位全加器的目的是（C）。
（A）完成自动加法进位（B）完成4位加法
（C）提高运算速度（D）完成4位串行加法
78、把模拟量转换成为相应数字量的转换器件称为（D）。
（A）数-模转换器（B）DAC（C）D/A转换器（D）ADC
79、n位DAC最大的输出电压uOmax为（A）U。
（A）（2n–1）（B）2n（C）2n+1（D）（2n+1）
80、n位二进制的A/D转换器可分辨出满量程值（C）的输入变化量。
（A）1/（2n+1）（B）1/2n（C）1/（2n–1）（D）无法确定
81、DAC单位量化电压的大小等于Dn为（A）时，DAC输出的模拟电压值。
（A）1（B）n（C）2n-1（D）2n
82、数字系统中，能自行产生矩形波的电路是（C）。
（A）施密特触发器（B）单稳态触发器（C）多谐振荡器（D）集成定时器
83、数字系统中，常用（A）电路，将输入缓变信号变为矩形脉冲信号。
（A）施密特触发器（B）单稳态触发器（C）多谐振荡器（D）集成定时器
84、如要将一个最大幅度为9.99V的模拟信号转换为数字信号，要求ADC的分辨率小于10mV，最少应选用（C）位ADC。
（A）6（B）8（C）10（D）12
85、555构成的多谐振荡器中，还可通过改变（C）端电压值使振荡周期改变。
（A）VCC（B）
（C）C-U（D）GND
86、欲把并行数据转换成串行数据，可用（C）。
（A）计数器（B）分频器（C）移位寄存器（D）脉冲发生器
87、把数字量转换成为相应模拟量的过程称（A）。
（A）数-模转换（B）DAC（C）A/D转换器（D）ADC
88、格雷码的优点是（C）。
（A）代码短（B）记忆方便（C）两组相邻代码之间只有一位不同（D）同时具备以上三者
89、标准TTL门关门电平
之值为（C）。
（A）0.3V（B）0.5V（C）0.8V（D）1.2V
90、译码器的任务是（A）。
（A）将某种代码转换为电路的某种输出状态
（B）将电路的某种状态转换成相应的代码
（C）将十进制数转化为二进制数
（D）将二进制数转换为十进制数
91、组合电路分析的结果是要获得（B）。
（A）逻辑电路图（B）电路的逻辑功能
（C）电路的真值表（D）逻辑函数式
92、七段译码器74LS47的输入是4位（D），输出是七段反码。
（A）二进制码（B）七段码（C）七段反码（D）BCD码
93、标准TTL门开门电平
之值为（D）。
（A）0.3V（B）0.7V（C）1.4V（D）2V
94、二极管与门的两输入信号AB＝（D）时，输出为高电平。
（A）00（B）01（C）10（D）11
95、下列电路中，属于时序逻辑电路的是（C）。
（A）数据选择器（B）编码器（C）计数器（D）比较器
96、用1M×4的DRAM芯片通过（A）扩展可以获得4M×8的存储器。
（A）复合（B）字（C）位（D）位或字
97、TTL与非门输出低电平的参数规范值是（C）。
（A）
≤0.3V（B）
≥0.3V（C）
≤0.4V（D）
=0.8V
98、维持阻塞型D触发器的状态由CP（A）时D的状态决定。
（A）上升沿（B）下降沿（C）高电平（D）低电平
99、采用双地址译码且分时送入行和列地址信号DRAM内部存储矩阵的字数与外部地址线数n的关系一般为（B）。
（A）2n（B）22n（C）>22n（D）<2n
100、如果把触发器的JK输入端接到一起，该触发器就转换成（A）触发器。
（A）D（B）T（C）RS（D）Tˊ
101、欲把并行数据转换成串行数据，可用（C）。
（A）计数器（B）分频器（C）移位寄存器（D）脉冲发生器
102、（195）H表示（D）。
（A）二进制数（B）十进制数（C）八进制数（D）十六进制数
103、8421BCD码10000111表示的十进制数是（C）。
（A）131（B）103（C）87（D）13
104、对于JK型触发器下列说法正确的是（A）。
（A）当
，
时具有计数的功能（B）当
，
时
（C）当
，
时
（D）当
，
时
105、利用2个74LS138和1个非门，可以扩展得到1个（A）线译码器。
（A）4-16（B）3-8（C）2-4（D）无法确定。
2、判断题
1、（T）多谐振荡器常作为脉冲信号源使用。
2、（F）两个二进制数相加，并加上来自高位的进位，称为全加，所用的电路为全加器
3、（F）三态门输出为高阻时，其输出线上电压为高电平
4、（F）RS触发器、JK触发器均具有状态翻转功能
5、（F）D/A的含义是模数转换
6、（T）主从JK触发器在CP=1期间，存在一次性变化。
7、（F）主从RS触发器在CP=1期间，R、S之间不存在约束。
8、（T）利用反馈归零法获得N进制计数器时，若为异步置零方式，则状态SN只是短暂的过渡状态，不能稳定而是立刻变为0状态。
9、（T）数字电路中，化简逻辑函数的目的是为了所设计的逻辑电路更简单，更经济，而且其功能不变。
10、（T）施密特触发器有两个稳态。
11、（F）二进制数1001和二进制代码1001都表示十进制数。
12、（F）D/A转换器是将模拟量转换成数字量。
13、（T）多谐振荡器常作为脉冲信号源使用。
14、（F）A+AB=A+B
15、（F）当输入9个信号时，需要3位的二进制代码输出。
16、（F）一个RAM有10根地址线，有4根数据线，存储容量是4K×4。
17、（F）如果与非门输入端均为高电平，那么它所带的是拉电流负载。
18、（T）单稳态触发器它有一个稳态和一个暂稳态。
20、（T）在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。
21、（T）约束项就是逻辑函数中不允许出现的变量取值组合，用卡诺图化简时，可将约束项当作1，也可当作0。
22、（T）D/A转换器的位数越多，能够分辨的最小输出电压变化量就越小。
23、（F）时序电路不含有记忆功能的器件。
24、（T）计数器除了能对输入脉冲进行计数，还能作为分频器用。
25、（F）触发器的输出状态完全由输入信号决定。
26、（T）模拟量送入数字电路前，须经A/D转换。
27、（T）优先编码器只对同时输入的信号中的优先级别最高的一个信号编码。
28、（T）在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。
29、（T）约束项就是逻辑函数中不允许出现的变量取值组合，用卡诺图化简时，可将约束项当作1，也可当作0。
30、（F）时序电路不含有记忆功能的器件。
31、（F）A/D转换器是将数字量转换成模拟量。
32、（T）计数器除了能对输入脉冲进行计数，还能作为分频器用。
33、（T）八位二进制数可以表示256种不同状态。
34、（T）函数F连续取100次对偶，F不变。
35、（T）正“与非”门也就是负“或非”门。
36、（F）逻辑变量的取值，1比0大。
37、（T）D/A转换器的位数越多，能够分辨的最小输出电压变化量就越小。
38、（F）八路数据分配器的地址输入（选择控制）端有8个。
39、（F）因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。
40、（T）一个N位逐次逼近型A/D转换器完成一次转换要进行N次比较，需要N+2个时钟脉冲。
41、（T）优先编码器只对同时输入的信号中的优先级别最高的一个信号编码。
42、（F）BCD码即8421码。
43、（T）若DAC的最大输出电压是10V，能分辨的最小输出电压是10mV，则该转换器输入数字的位数至少为10。
44、（T）1001个“1”连续异或的结果是1。
45、（F）TTL与非门与CMOS与非门的逻辑功能不一样。
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