EDA课程设计报告书 智力竞赛抢答器.docx

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EDA课程设计报告书智力竞赛抢答器

EDA课程设计报告书

题目：

智力竞赛抢答器

姓名：

张建勋

班级：

电子11-3班

学号：

110104020062

成绩：

一、设计题目及要求

1设计题目：

智力竞赛抢答器

2要求：

（1）五人参赛每人一个按钮，主持人一个按钮，按下就开始；

（2）每人一个发光二极管，抢中者灯亮；

（3）有人抢答时，喇叭响两秒钟；

（4）答题时限为10秒钟，从有人抢答开始，用数码管倒计时间，0、9、8…1、0；倒计时到0的时候，喇叭发出两秒声响。

二、设计过程及内容

1总体设计方案

智力抢答器由5名选手及主持人作为共同输入端，由主持人控制总开关。

当主持人打开开关按钮后，处于高电平状态，抢答开始。

此时选手进行抢答，抢答后的答题时间为十秒，抢答者抢答时输出高电平有效，最先抢答的人对应的二极管发亮，表示该选手抢中，同时喇叭响两秒，且数码管显示器开始进行十秒倒计时，当计时器再次为0时，喇叭再响2秒钟，抢答及答题过程结束。

主持人控制的总开关可复位，当主持人关闭开关时，处于低电平状态，此时发光的二极管熄灭，倒计时归零，抢答器不工作，选手无法抢答，直到主持人再次打开开关时，进行下一轮抢答。

经分析，本设计的重点和难点包括3个方面：

①．开始抢答时，最先按下开关的选手为抢中者，此时其他选手按开关无效；

②．没有抢答者抢答时，没有任何输出变化，当有抢答者抢中时，对应发光二极管发光，喇叭开始响两秒，同时10s倒计时开始，关键在于同步性问题；

③．主持人的总开关在任何时刻关闭开关，都可以使整个系统还原到最初没有抢答的状态。

设计方案如下:

根据要求将整个课题设计分为4个模块，分别为抢答器，分频器，2s发声器，10s倒计时器。

总体方案的模块总设计原理图如下图：

原理图介绍说明：

抢答器模块中用五个高低电平控制开关（AA-EE）作为五名选手的输入端，并用五个输出端（YA1-YE5）外接发光二极管分别对应于五个输入端；另取一个高低电平控制开关（FF）作为主持人输入端；六个输入端共同控制抢答器模块。

脉冲输入信号输入端（CCLLKK）输入频率732HZ的时钟信号，后边经分频器模块产生1HZ的时钟信号，为发声器模块和10s倒计时模块提供时钟脉冲频率，分频器模块受主持人开关和抢答器模块共同控制。

10s倒计时器模块受主持人开关和抢答器模块共同控制，七个输出端对应接七段显示译码管。

2s发声器模块有两个，其输出端均接喇叭，其中一个受受主持人开关和抢答器模块共同控制，另一个受主持人开关和10s倒计时器模块共同控制。

另外两个D触发器，做控制开关。

总体设计的仿真波形如下图：

仿真说明：

主持人FF开关处于高电平状态时是抢答与答题环节，开始的一段属于测试阶段，EE选手高电平最先抢中，对应的YE5的输出端输出高电平，并驱动对应的发光二极管发光，同时第一个发声器的输出端（YLB1）输出2秒的高电平驱动喇叭发声，表示有抢答者抢答成功，同时10s倒计时计数器开始倒计时，然后主持人FF关闭开关，输出低电平，整个系统还原为抢答前最初状态，可见重点与难点

①②③全部完成实现，测试成功。

接下来一段属于正常抢答过程，前半段的原理同第一段，后半段显示译码管（YY）依次显示“09876543210”，当第二个“0”出现时，第二个发声器的输出端（YLB2）输出2秒的高电平驱动喇叭发声，表示答题时间到，整体实验成功。

主持人FF开关再次处于低电平状态时，不能抢答，回到抢答前的最初状态，当再次输出高电平时，进行下一轮抢答。

接下来介绍各模块的工作原理。

2模块一：

抢答器模块

逻辑原理图：

原理图说明：

A~E输入端代表五个参赛选手，F输入端为置零端，主持人控制，QA~QE输出端接发光二极管。

当F置于低电平时，5个DFF触发器都被置零，A~E都无法抢答，当F置于高电平时，抢答开始，强中者对应的发光二极管发光，并通过非门和与门将CP信号封锁，并输入低电平到DFF中，则其他选手再次按键时结果不会改变，实现了一人抢答后，其他人不能再做答，当主持人F清零后，与门处的CP信号打开，主持人F重新置于高电平试则可重新抢答。

仿真波形图：

仿真图说明：

当主持人F置于低电平时，选手无法抢答；当主持人置于高电平时，选手开始抢答，首先抢答的是E，对应的QE二极管发光，其他人抢答对结果没影响；当主持人F清零后，E的二极管由亮到灭，当主持人F重新置于高电平试抢答重新开始。

3模块二：

分频模块

逻辑原理图：

原理图说明：

三个74160十进制计数器组成一个732进制的计数器，当计数到731时三个计数器的LDN同时置零，计数重新从0开始，完成了732分频。

输入端FPKG是分频器开关，当FPKG为低电平时，3个74160计数器清零，当FPKG为高电平时，将输进来的732HZ的脉冲分频成1HZ的脉冲，并从输出端1HZ输出，为两秒计时器和十秒倒计时器提供时钟脉冲，FPKG此开关保证了此模块可以与之外的其他模块保持同步性。

仿真波形图：

仿真说明：

当FPKG为高电平时732HZ的脉冲通过分频器被分频成1HZ的脉冲，并从1HZ端输出。

当FPKG为低电平时，不能进行分频，1HZ端一直输出低电平。

4模块三：

10s倒计时模块

逻辑原理图：

原理图说明：

此十秒倒计时器是由74168和7448组成的十进制减法计数器，它只保留预置数端、CLK信号端、计数输出端，其余的都置为0.。

IN是同步置零端，并且与分频模块中的输入端FPKG同步，保证了与其他模块同步以及清零还原的功能，当IN置于高电平时，74168有效，倒计时开始。

当输出9--1时，右边的D触发器输出结果总是0，不影响CLK信号。

当输出从1到0时，右边的D触发器到上升沿，并输出1，则或非门输出结果为1，则CLK信号被封锁,此时倒计时器保持在0不变。

若要重新开始，则把IN同步置零即可。

QL端输入的是清零脉冲，此端口不受外边其他模块的限制，一直输入脉冲信号，该端口是为了保证任何时候主持人关闭开关时（控制INN）都可以使该模块还原到最初状态，从零开始，工作原理是，当INN为低电平，QL信号输入74168，将74168同步置零，当INN高电平时通过非门与门封锁QL信号，该模块可以倒计时工作。

输出端jskg控制第二个发声器模块，当第二次“0”出现时，由低电平变为高电平。

左边的D触发器是为了处理前面四或门因为竞争冒险带来的毛刺的，该步骤在最后说明。

仿真波形图：

仿真说明：

当INN为高电平1且有CLK信号时，倒计时开始，显示管显示，输出结果0,9,8···0，最后保持零不变，前边一段表示当输入信号INN突然为低电平0时，倒计时系统清零，还原到最初状态。

5模块四：

2s发声器模块

逻辑原理图：

原理图说明：

将74160接成二进制计数器，输出端和CLKK用与门连接。

当INN输入为0时，清零，Q1~Q4输出为0；当C1输入为1时，CLKK脉冲通过，计数器开始计数，当计数到2时，输出端通过与门使CLKK信号封锁，计数器保持在2不变，当INN再次为0时，该模块还原到最初状态。

同时该模块的输出端LB只在计数器为0和1的时候输出高电平1，喇叭发声，计数器为2时输出低电平0，喇叭不发声。

仿真波形图：

仿真说明：

当INN输入为0时，输出为0；当INN输入为1且有CP脉冲时，开始2s计时，“012”到“2”停止。

输出端LB在输入端INN为高电平1时且计数器为“0、1”时输出高电平1，在计数器为“2”时或INN为低电平0时输出低电平0。

三、设计结论

设计中出现的问题：

10s倒计时器模块中，由于74168的输出端存在竞争冒险现象，导致或门输出端出现毛刺，并且该毛刺影响了本模块及第二个发生器模块的正常工作，故在或门之后添加D触发器，其时钟信号输入端输入732HZ的脉冲信号。

经此改进，消除了之前的问题，并且没有影响到其他环节的正常工作，整个系统功能得到完美的实现。

感想：

通过两个星期的EDA课程设计，不但使我熟悉了EDA课程设计的基本思想和基础知识，初步掌握MAX-plus软件的使用，而且更真切地感受到数字电子在现代高科技信息产业领域的重要地位。

回想刚看到设计题目时的困惑与紧张，电路正确却仿真不出符合波形时的愤怒，一次又一次失败后的不耐烦······当一个个模块都成功，连总电路都正确时，内心有种说不出的喜悦，也终于可以松口气了。

通过简单电路的设计，提高了我的独立思考能力，延伸了在课堂上学到的知识。

以前数字电子实验都是在纸上设计，这次是在电脑上，第一次让我真实地了解到所学专业能做些什么，不再像以前那么迷茫，也使我意识到高端都源于基础，基础课还是很重要的。

此次课程设计让我看到了EDA技术功能的强大，我也为我这次的这次试验完美的成功感到高兴，同时也看到了自己的差距与不足，我知道只有今后努力学习，拓宽知识面，才能更好的掌握这项技术，适应社会发展。

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