精选西南交大数电实验报告.docx

精选西南交大数电实验报告.docx

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精选西南交大数电实验报告

实验二、三：

quartusⅡ原理图设计

1.实验原理图

2.实验仿真波形

实验四：

Verilog描述组合逻辑电路

1.一位数值比较器

1.1源代码

modulecompare（a_gt,a_eq,a_lt,a,b）;

inputa,b;

outputa_gt,a_eq,a_lt;

assigna_gt=a&~b;

assigna_eq=a&b|~a&~b;

assigna_lt=~a&b;

endmodule

1.2代码生成原理图

2.七段译码器

2.1源代码

moduledecode4_7（codeout,indec）;

input[3:

0]indec;

output[6:

0]codeout;

reg[6:

0]codeout;

always@（indec）

begin

case（indec）

4'd0:

codeout=7'b1111110;

4'd1:

codeout=7'b0110000;

4'd2:

codeout=7'b1101101;

4'd3:

codeout=7'b1111001;

4'd4:

codeout=7'b0110011;

4'd5:

codeout=7'b1011011;

4'd6:

codeout=7'b1011111;

4'd7:

codeout=7'b1110000;

4'd8:

codeout=7'b1111111;

4'd9:

codeout=7'b1111011;

default:

codeout=7'b1001111;

endcase

end

endmodule

2.2代码生成原理图

3.总原理图

4.实验仿真波形图

实验五：

集成触发器的应用

1.原理图

2.实验仿真波形图

实验六：

移位寄存器实验

1.原理图

2.实验仿真波形图

实验七：

十进制可逆计数器

1.十进制可逆计数器

1.1十进制可逆计数器源代码

modules2014111909（clk,ud,q,co）;

inputclk,ud;

outputreg[3:

0]q;

outputco;

assignco=（（q==9）&&ud）||（（q==0）&&（!

ud））;

always@（posedgeclk）

begin

if（ud）

begin

if（q>8）q<=0;

elseq<=q+1'd1;

end

else

begin

if（q==0）q<=4'd9;

elseq<=q-1'd1;

end

end

endmodule

1.2代码生成原理图

1.3实验仿真波形图

2.总原理图

3.波形图

实验八：

脉冲宽度调制（PMW）实验

1.实验代码

modules1909（clk,h,l,out）;

inputclk;

input[3:

0]h,l;

outputregout;

reg[6:

0]pwmcnt;

reg[11:

0]fcnt;

wire[6:

0]z;

regclk1;

assignz=h*10+l;

always@（posedgeclk）

begin

if（fcnt>=12'd2499）

beginclk1<=~clk1;fcnt<=0;end

else

beginfcnt<=fcnt+1;end

end

always@（posedgeclk1）

begin

if（pwmcnt

beginout=1;end

elseif（pwmcnt>=7'd99）

beginpwmcnt=0;out=0;end

elsebeginout=0;end

pwmcnt=pwmcnt+1;

end

endmodule

2.波形图

（注：

专业文档是经验性极强的领域，无法思考和涵盖全面，素材和资料部分来自网络，供参考。

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