EDA及dsp试题综合.docx
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EDA及dsp试题综合
杭电EDA终极版试卷及答案
04下
1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是____c___。
A.CPLD即是现场可编程逻辑器件的英文简称；
B.CPLD是基于查找表结构的可编程逻辑器件；
C.早期的CPLD是从GAL的结构扩展而来；
D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构；
2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___c______是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；
C.综合是纯软件的转换过程，与器件硬件结构无关；
D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为___B_______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；
B.提供设计的最总产品----掩膜；
C.以网表文件的形式提交用户，完成了综合的功能块；
D.都不是。
4．基于EDA软件的FPGA/CPLD设计流程为：
原理图/HDL文本输入→____B____→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定
A．③①B.①②C.④⑤D.④②
5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的__B____。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B.原理图输入设计方法无法对电路进行功能描述；
C.原理图输入设计方法一般是一种自底向上的设计方法；
D.原理图输入设计方法也可进行层次化设计。
6．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是____A___。
A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，应列出进程中使用的所有输入信号；
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；
D.当前进程中声明的信号也可用于其他进程。
7．嵌套使用IF语句，其综合结果可实现___A_____。
A.带优先级且条件相与的逻辑电路；
B.条件相或的逻辑电路；
C.三态控制电路；
D.双向控制电路。
8．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：
____A_______。
A.资源共享B.流水线设计
C.寄存器配平D.关键路径法
9．在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的___D_____。
A.idata<=16#20#;
B.idata<=32;
C.idata<=16#A#E1;
D.idata<=B#1010#;
10.下列EDA软件中，哪一不具有时序仿真功能：
_____D__。
A.Max+PlusII
B.QuartusII
C.ModelSim
Synplify
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：
（10分）
1.CPLD复杂可编程逻辑器件
2.HDL硬件描述语言
3.LUT
4.ASIC专用集成电路
5.SOC片上可编程系统
三、VHDL程序填空：
（10分）
下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。
libraryieee;
useieee.std-logic-1164.all;
entitysreg8bis
port（clk,rst:
instd_logic;
load,en:
instd_logic;
din:
in___std-logic-vector___________（7downto0）;
qb:
outstd_logic）;
endsreg8b;
architecturebehavofsreg8bis
signalreg8:
std_logic_vector（7downto0）;
begin
process（clk,rst,load,en）
begin
ifrst='1'then――异步清零
reg8<=（others=>‘0’）;
elsifclk’eventandclk’1’then――边沿检测
ifload='1'then――同步置数
reg8<=din;
elseifen='1'then――移位使能
reg8（6downto0）<=reg8（7domnto1）;
endif;
_endif_____;
endprocess;
qb<=__reg8（0）_____;――输出最低位
endbehav;
四、VHDL程序改错：
（10分）
仔细阅读下列程序，回答问题
LIBRARYIEEE;--1
USEIEEE.STD_LOGIC_1164.ALL;--2
ENTITYLED7SEGIS--3
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0）;--4
CLK:
INSTD_LOGIC;--5
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;--6
ENDLED7SEG;--7
ARCHITECTUREoneOFLED7SEGIS--8
SIGNALTMP:
STD_LOGIC;--9
BEGIN--10
SYNC:
PROCESS（CLK,A）--11
BEGIN--12
IFCLK'EVENTANDCLK='1'THEN--13
TMP<=A;--14
ENDIF;--15
ENDPROCESS;--16
OUTLED:
PROCESS（TMP）--17
BEGIN--18
CASETMPIS--19
WHEN"0000"=>LED7S<="0111111";--20
WHEN"0001"=>LED7S<="0000110";--21
WHEN"0010"=>LED7S<="1011011";--22
WHEN"0011"=>LED7S<="1001111";--23
WHEN"0100"=>LED7S<="1100110";--24
WHEN"0101"=>LED7S<="1101101";--25
WHEN"0110"=>LED7S<="1111101";--26
WHEN"0111"=>LED7S<="0000111";--27
WHEN"1000"=>LED7S<="1111111";--28
WHEN"1001"=>LED7S<="1101111";--29
ENDCASE;--30
ENDPROCESS;--31
ENDone;
1.在程序中存在两处错误，试指出，并说明理由：
在MAX+PlusII中编译时，提示的错误为：
Error:
Line14:
Filef:
\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd:
Typeerror:
typeinwaveformelementmustbe"std_ulogic"
Error:
Line19:
Filef:
\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd:
VHDLsyntaxerror:
expectedchoicesincasestatement
第14行左右两边赋值数据类型不一致，（第9行TMP数据类型错误）
第2930行少了剩余情况处理
2.修改相应行的程序（如果是缺少语句请指出大致的行数）：
错误1行号：
9程序改为：
signal（TMP:
STD-LOGIC-Vector（3downto0））
错误2行号：
30程序改为：
添加WHENOTHERS=>NULL
五、VHDL程序设计：
（15分）
设计一数据选择器MUX,其系统模块图和功能表如下图所示。
试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。
（a）用if语句。
（b）用case语句。
（c）用whenelse语句。
Libraryieee;
Useieee.std_logic_1164.all;
Entitymymuxis
Port（sel:
instd_logic_vector（1downto0）;--选择信号输入
Ain,Bin:
instd_logic_vector（1downto0）;--数据输入
Cout:
outstd_logic_vector（1downto0））;
Endmymux;
六、根据原理图写出相应的VHDL程序：
（15分）
04下B
一、单项选择题：
（20分）
10．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
A
A.软IPB.固IPC.硬IPD.都不是
11．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
D
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
12．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A.FPGA是基于乘积项结构的可编程逻辑器件；
B.FPGA是全称为复杂可编程逻辑器件；
C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
13．进程中的变量赋值语句，其变量更新是_________。
A
A.立即完成；
B.按顺序完成；
C.在进程的最后完成；
都不对。
14．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
D
A.器件外部特性；
B.器件的综合约束；
C.器件外部特性与内部功能；
D.器件的内部功能。
15．不完整的IF语句，其综合结果可实现________。
A
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
16．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。
B
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
17．下列标识符中，__________是不合法的标识符。
B
A.State0B.9moonC.Not_Ack_0D.signall
18．关于VHDL中的数字，请找出以下数字中最大的一个：
__________。
A
A.2#1111_1110#
B.8#276#
C.10#170#
D.16#E#E1
10．下列EDA软件中，哪一个不具有逻辑综合功能：
________。
B
C.Max+PlusII
D.ModelSim
D.QuartusII
E.Synplify
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：
（10分）
6.VHDL超高速集成电路硬件描述语言
7.FPGA现场可编程门阵列
8.RTL寄存器传输级
9.SOPC可编程片上系统
10.EAB嵌入式阵列块
三、VHDL程序填空：
（10分）
下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。
--N-bitUpCounterwithLoad,CountEnable,and
--AsynchronousReset
libraryieee;
useIEEE.std_logic_1164.all;
useIEEE.std_logic_unsigned.all;
useIEEE.std_logic_arith.all;
entitycounter_nis
generic（width:
integer:
=8）;
port（data:
instd_logic_vector（width-1downto0）;
load,en,clk,rst:
instd_logic;
q:
outstd_logic_vector（width-1downto0））;
endcounter_n;
architecturebehaveofcounteris
signalcount:
std_logic_vector（width-1downto0）;
begin
process（clk,rst）
begin
ifrst='1'then
count<=（others=>‘0’）;――清零
elsifclk’eventandclk=‘1’then――边沿检测
ifload='1'then
count<=data;
elsifen='1'then
count<=count+1;
endif;
endif;
endprocess;
q<=count;
endbehave;
四、VHDL程序改错：
（10分）
仔细阅读下列程序，回答问题
1LIBRARYIEEE;
2USEIEEE.STD_LOGIC_1164.ALL;
3
4ENTITYCNT10IS
5PORT（CLK:
INSTD_LOGIC;
6Q:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
7ENDCNT10;
8ARCHITECTUREbhvOFCNT10IS
9SIGNALQ1:
STD_LOGIC_VECTOR（3DOWNTO0）;
10BEGIN
11PROCESS（CLK）BEGIN
12IFRISING_EDGE（CLK）begin
13IFQ1<9THEN
14Q1<=Q1+1;
15ELSE
16Q1<=（OTHERS=>'0'）;
17ENDIF;
18ENDIF;
19ENDPROCESS;
20Q<=Q1;
21ENDbhv;
1.在MAX+PlusII中编译时，提示的第一条错误为：
Error:
Line12:
Filee:
\mywork\test\cnt10.vhd:
VHDLsyntaxerror:
IfstatementmusthaveTHEN,butfoundBEGINinstead
指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：
错误1行号：
12程序改为：
IFRISING_EDGE（CLK）THEN
错误2行号：
3程序改为：
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
12行if语句配套关键字是then而非begin
3行程序中使用了+号重载函数，应包含使用对应程序包ieee.std_logic_unsigned.all
2.若编译时出现如下错误，请分析原因。
当前编译的程序文件没有放在指定文件夹内，所以系统找不到WORK工作库。
五、VHDL程序设计：
（15分）
设计一数据选择器MUX,其系统模块图和功能表如下图所示。
试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。
（a）用if语句。
（b）用case语句。
（c）用whenelse语句。
Libraryieee;
Useieee.std_logic_1164.all;
Entitymymuxis
Port（sel:
instd_logic_vector（1downto0）;--选择信号输入
Ain,Bin:
instd_logic_vector（1downto0）;--数据输入
Cout:
outstd_logic_vector（1downto0））;
Endmymux;
Architectureoneofmymuxis
Begin
Process（sel,ain,bin）
Begin
Ifsel=“00”thencout<=ainorbin;
Elsifsel=“01”thencout<=ainxorbin;
Elsifsel=“10”thencout<=ainandbin;
Elsecout<=ainnorbin;
Endif;
Endprocess;
Endone;
Architecturetwoofmymuxis
Begin
Process（sel,ain,bin）
Begin
Caseselis
when“00”=>cout<=ainorbin;
when“01”=>cout<=ainxorbin;
when“10”=>cout<=ainandbin;
whenothers=>cout<=ainnorbin;
Endcase;
Endprocess;
Endtwo;
Architecturethreeofmymuxis
Begin
Cout<=ainorbinwhensel=“00”else
Ainxorbinwhensel=“01”else
Ainandbinwhensel=“10”elseainnorbin;
Endthree;
六、根据原理图写出相应的VHDL程序：
（15分）
Libraryieee;
Useieee.std_logic_1164.all;
Entitymyciris
Port（din,clk:
instd_logic;
Qout:
outstd_logic）;
Endmycir;
Architecturebehaveofmyciris
Signala,b,c;
Begin
Qout<=cnand（axorb）;
Process（clk）
Begin
Ifclk’eventandclk=‘1’then
A<=din;
B<=A;
C<=B;
Endif;
Endprocess;
Endbehave;
05上A
一、单项选择题：
（20分）
19．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是____CD___。
A.CPLD是基于查找表结构的可编程逻辑器件；
B.CPLD即是现场可编程逻辑器件的英文简称；
C.早期的CPLD是从GAL的结构扩展而来；
D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构；
20．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___A______是正确的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.综合是纯软件的转换过程，与器件硬件结构无关；
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；
21．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____D_____。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；
B.提供设计的最总产品----模型库；
C.以网表文件的形式提交用户，完成了综合的功能块；
D.都不是。
22．基于EDA软件的FPGA/CPLD设计流程为：
原理图/HDL文本输入→________→综合→适配→________D__→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定
A．③①B.⑤②C.④⑤D.①②
23．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的____C__。
A.原理图输入设计方法
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