数字逻辑电路综合练习题.docx
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数字逻辑电路综合练习题
B.（01100011）2
D.（100100011）8）
B.（1111000）2
D.（1110110）2
A.
C.
4、
A.
B.
C.
A+AB=A+B
AB+AC+BC=AB+BC
以下说法中，是正确的。
（
一个逻辑函数全部最小项之和恒等于一个逻辑函数全部最小项之和恒等于一个逻辑函数全部最小项之积恒等于
B.
D.
）
1
A+AB=A
AB+AB+AB+AB=1
数字逻辑电路综合练习题
一：
选择填空题
1、下列四个数中与十六进制数（63）16相等的是（B）
A.（100）10
C.（01100011）8421BCD
2、十进制数118对应的2进制数为（
A.（1010110）2
C.（1110111）2
3、
列等式不成立的是（C）
D.
处理。
（A）
一个逻辑函数中任意两个不同的最小项之积恒等于
5、将TTL与非门作非门使用，则多余输入端应做
A.全部接高电平B.部分接高电平，部分接地
C.全部接地D.部分接地，部分悬空
6、下列电路中，不属于组合逻辑电路的是（C）
A.编码器B.全加器
C.寄存器D.译码器
7、由或非门构成的同步RS触发器，输入S、R的约束条件是
A.SR=0B.SR=1
C.S+R=0D.S+R=1
8、T触发器，在T=1时，加上时钟脉冲，则触发器（D
A.保持原态B.置0
C.置1D.翻转
9、工作中既可以读出信息，又可写入信息的存储器称为（
A.ROMB.RAM
C.PLAD.EPROM
10、一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为据输出。
（B）
A.8ms
C.8（is
11、当TTL与非门的输入端悬空时相当于输入为
A.逻辑0B.逻辑
C.不确定D.0.5V
1kHz，经过
可转换为
位并行数
B.4ms
D.4jis
（B）
1
12、F=A（A+B）+B（B+C+D）=（A）
A.BB.A+B
C.1D.C
个。
（
13、一个8选一数据选择器的数据输入端有___
A.1B.2
D.4
C.8
14、•同步时序电路和异步时序电路比较，其差异在于后者（B）
A.没有触发器
C.没有稳定状态
15•多谐振荡器可产生（B）
A.正弦波
C.三角波
B.没有统一的时钟脉冲控制
D.输出只与内部状态有关
B.矩形脉冲
D.锯齿波
16、欲使D触发器按Qn+i=Qn工作，应使输入D=（D）
A.0
B.1
C.Q
D.Q
17、为了将正弦信号转换成与之频率相同的脉冲信号，可采用（D）
A.多谐振荡器B.移位寄存器
C.单稳态触发器
18、下列触发器中，克服了空翻现象的有
A.T触发器
D.施密特触发器
（A）
B.主从RS触发器
C.同步RS触发器
D.基本RS触发器
19、:
10101]2转换为十进制数是（C）
A.11
B.15
C.21
D.25
20、不是最小项ABCD逻辑相邻的最小项是（C）
A.ABCDB.ABCD
C.ABCDD.ABCD
21、如果逻辑函数F（A,B,C）=nM（2,3,6）贝UF（A,B,C）=（B）
A.刀m（2,3,6）B.刀m（0,1,4,5,7）
C.刀m（1,4,5）D.刀m（0,2,3,6,7）
22、决定一件事情的各个条件全部具备时这件事情才会发生，这种因果关系是
A.与
B.或
C.与非D.或非
23、.用8-3线编码器扩展成16-4线需要的数量是（B）
A.1片B.2片
C.3片D.4片
24、全加器的输入全为“1时，和数输出端输出是（B）
A.0B.1
C.10D.11
25、要使D触发器输出保持“（可以设定（A）
A.D=0B.D=1
C.D=Q
D.D=Q
26、基本寄存器工作时数据只能（A）
A.并入并出
B.串入串出
C.并入串出
D.串入并出
27、555定时器构成施密特触发器，外加控制（第5脚）输入为Vm时回差是（B）
1
A.一Vm
3
1
B.Vm
2
2
C.VmD.Vm
3
二、填空
28、基本逻辑运算有与、或、非3种。
29、主从型JK触发器J、K端输入信号具有一次性输入有效的特点。
30、迪摩根定理之一是A•B•C=_JABC。
31、二进制译码器的输出端提供了输入变量的一个乘积项（与项）。
32、能将1个数据根据需要传送到多个端口之一的电路称为数据分配器。
33、已知逻辑函数Y=A+B，其反函数F=AB。
34、三态逻辑门有三3种状态：
0态、1态和高阻。
35、描述逻辑函数各个变量取值组合和函数值对应关系的表格叫卡诺图。
36、TTL与非门的灌电流负载发生在输出低电平情况下。
37、在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假过渡干扰脉冲的现象称为冒险。
J38、K触发器的特性方程为_Qn1JQnKQn。
39、为了构成1GX8的RAM，需要4片512MX4的RAM。
40、由555定时器构成的单稳态触发器，其输出脉冲宽度取决于6端外接电阻电容的时间常数RC。
41、维持阻塞型D边沿触发器，D端的输入信号在CP信号上升沿前夕输入有效。
42、标准TTL反相器的阈值（开启）电压Uth=0.4。
43、如果函数F!
（A,B,C,D）m（1,3,6,8,13），F2（A,B,C,D）N（1,3,6,8,13），则两者为_。
44、8位单向移位寄存器完成8位串行输入需要8个CP脉冲。
45、具有约束条件的触发器是那些触发器。
46、施密特触发器能够把变化电压的输入整形为适合数字电路的信号。
47、主从RS触发器的特性方程为—Qn1SRQn个。
三：
简答题
23•用卡诺图法将逻辑函数F（A,B,C）=Em（01、4、6）化简成最简与或”式。
解：
F（A,B,C）ABAC
24.题24图（玄）和（b）中的逻辑门均为
解：
图（a）:
F1£A-B,C2
ACB
ABBC
图（b）：
F2（A,B,C）0
24[¥|1b>
25.题25图中Gi、G2、G3均为CMOS门电路，试指出各门的输出状态。
（高电平、低电平？
）
解：
Y1Y2Y30
m1
亠一.
21•指出格雷码（GrayCode）的编码特点，并在给出部分十进制数格雷码的编码表上写出缺省的十进制数格雷码。
答：
格雷码（GrayCode）的编码特点是相邻两个数码只有一位发生变化。
血
格
雷
码
0
0
0
0
1
0
0
1
2
0
1
1
3
0
1
0
4
1
1
0
5
1
1
1
6
1
0
1
7
1
0
0
22.用公式和定理判断逻辑函数Yi、丫2的关系。
Y,ACDA•BBC
丫2ACDABBCBD
解:
丫,的对偶式为（ACD）（AB）（BC）Y2,
所以，逻辑函数丫1、Y2为对偶关系
23•已知四变量逻辑函数的最小项表达式为Yi（A,B,C,D）（1,3,5,7,9,12,15）。
试写出该逻辑函数的
最大项表达式和该逻辑函数的反函数的最大项表达式。
并将逻辑函数化简为最简或与式。
解：
根据逻辑函数最大项与最小项表达式的关系Y1（A,B,C,D）（1,3,5,7,9,12,15）
（0,2,4,6,8,10,11,13,14）,
逻辑函数的最简或与式Y1ADBCDABCDABCD
24•已知某电路输入波形
F（A,B）。
A、B和相应输出波形F，指出该电路输入输出的逻辑关系，并写出逻辑表达式
解：
逻辑图可得：
逻辑关系如真值表所示:
则：
FAB输出和输入的关系为异或逻辑关系。
四、分析设计题
10
11
|7、|6、|5、|4、|3、
输
入
输
出
|7
|6
|5
|4
I3
I2
|1
|0
丫2
丫1
丫0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
1
x
0
0
1
0
0
0
0
0
1
x
x
0
1
0
0
0
0
0
1
x
x
x
0
1
1
0
0
0
1
x
x
x
x
1
0
0
0
0
1
x
x
x
x
x
1
0
1
0
1
x
x
x
x
x
x
1
1
0
1
x
x
x
x
x
x
x
1
1
1
1
3位二
hg
f2*心
:
进制优先编码器
【4hI?
IlIO
25•如图是一片3位二进制优先编码器，写出其真值表。
输入优先级别从高到低依次是:
|2、|1、|0。
11
⑰?
!
%
3位二进制优先编码器
片k%ns】
■2IIIo
26•基本R-S触发器的电路如图所示，写出特性方程并根据输入波形画出对应的输出Q波形。
解：
波形如图所示。
基本RS触发器无
时钟脉冲限制，约束
条件为R+S=1
当不能满足约束条件时，
即R=S=O，Q=1。
SR
S1
JV
:
;
i1I
iI
1
j
R|
11mi111^41111111
■'=
!
1
1
Q：
!
L_h
Iii
Lbw・・”
i!
27•分析如图所示逻辑电路图，画出状态图（按
QiQ2排列，起始状态00）,并说明为几进制计数器。
解：
Q?
1DiQiO?
，Q21D2Q：
初始状态为：
00,所以电路的状态转换图：
00T10T01T10T01电路为2进制计数器。
11t11,所以电路不能自启动。
题歸图
28.D/A转换器的最小分辨电压Ulsb=4mV,最大满刻度输出模拟电压Uom=10V，求该转换器输入二进制
数字量的位数至少需要几位。
解：
图28所示的数据选择器74LS151构成的
逻辑电路为函数生成电路：
L（A,B,C）m（5,6,7）
L（A,B,C）ABAC。
A—a—
C——
r
A:
V
&7ILS151
A„
SID„D,D,D.D,D“D7
0—*
—
—
一一1
L
1
—
图28
26.根据题26图所示四选一数据选择器（MUX）,写出输出Z的最简与或”表达式。
解：
Z（A,B,C）
ABABABCABC
Z（A,B,C）BACAC
Z（A,B,C）BAC
A*
27•已知CP波形，试画出题27图所示电路Q及Z端的波形（设触发器的初态为“0）”
解：
Qn1
Qn
ZQnCP
1丿
^_rLnLrLrLr^
!
=!
：
:
:
28•分析题28图所示的同步时序逻辑电路，试求:
（1）电路的驱动方程;
（2）电路的状态方程。
解:
JiQ2，KiQ3,
题27图
Q1,K2Q1
Q2KQ2,Q?
1
Qi,K2Qi
Q；1近；QU，Q21QinQ2nQ；Q；
Q?
，Q31
000t001t011t111t110t100t0（电路实现五进制计数。
101t010t100
29•分析题29图所示的电路，试求:
（1）说明图示电路完成的功能；
波。
30.电路如题30图所示，3线一8线译码器的逻辑功能为:
当E2=E3=0,Ei=1时，电路处于工作状态，丫0=人2人小0,Yi=A2A1A0,丫6=
A2A1A0，Y7=A2A1A0。
写出图示电路输出L的逻辑表达式，并化简为最简与或表达式。
l（a,b,c）
解:
ACAC
（0,2,5,7）
逊30IVI
可控进制计数器如图P8.9所示，分析在X=0,X=1时，各为几进制计数器。
31、
L
RDLD>CPD>CPu
D0DiD2
40192
QoQiQ2
D3
Co
Bo
Q3
UUU-O
QOQ1Q2Q3
图P8.10
解：
图31（a）所示电路为40192构成的反馈置数计数器。
加法计数至1001产生进位信号，为低电
平有效，即刻产生置数。
当x=0时置入的数据为0100。
计数过程为：
0100T0101T0110T0111T1000T01001001）,电路实现五进制计数器。
当x=1时置入的数据为0010。
计数过程为：
0010T0011T0100T0101T0110T0111T1000T0010001）,电路实现七进制计数器。
32、集成计数器40192芯片构成的逻辑电路如图P8.10所示，分析电路为几进制计数器。
解：
图P8.10所示电路为40192构成的反馈清零计数器。
加法计数至1001产生进位信号，为高电平
有效，即刻产生清零操作。
计数过程为：
0000T0001T0010T0011T0100T0101T0110T0111T1000T000001）,电路实现九进制计数器。
五、分析计算题:
XI
k
/N
A\
东00
\|z
商01
w
西10
\I7
北11
329（a）B
29•如（a）图所示的六段显示译码器（图中e是垂直线，f是水平线）。
它可以显示东南西北四个方向之一
实线表示亮，虚线表示不亮。
写出实现该功能的译码显示的译码表（输入地址码和输出数码的对应关系）
（b）图中表示的两位数是输入码，即器件接受两位码，并使输出
设输入为A、B,输出逻辑1表示亮，逻辑0表示不亮。
画出
AB
abcdef
00
01
10
11
解：
（1）编码表如下：
解：
aABABAbABAB
cABAB
dABAB
eABAB
fABAB结点图如图所示。
A
B
a
b
c
d
e
f
0
0
0
1
1
0
0
1
0
1
0
0
1
1
1
0
1
0
1
0
0
1
0
1
1
1
1
1
0
0
1
0
A
B
a
b
c
d
e
f
0
0
0
1
1
0
0
1
0
1
0
0
1
1
1
0
1
0
1
0
0
1
0
1
1
1
1
1
0
0
1
0
a〜f中适当的段亮。
要求列出真值表,
ROM存储矩阵结点连接图。
4
b
c
d
题29（b）图
A
B
C
F
0
0
0
0
0
0
i
0
0
i
0
0
0
i
i
i
i
0
0
0
i
0
i
i
i
i
0
i
i
i
i
i
解：
FABACBC
30•给定电路输入A、B、C和对应输出F的波形，试写出真值表，并进行逻辑化简，画出用最少与非门实
现的该电路逻辑图。
ABC
F
000
00i
0i0
0ii
i00
i0i
ii0
iii
31.写出图示全加器的输出表达式，并用
2个全加器实现两位二进制数加法
aiao+bibo=cisiso，画出逻辑图。
31:
解：
SABCii
CiABCiiAB
32•利用给定的图示74290异步置9功能实现8421BCD码六进制计数，画出状态图（按Q3Q2Q1Q0排列）
和连线图。
输入
输出
R0AR0BS9AS9BCP
q01Qn1Qn1q31
10x
0000
x1x
1001
00J
计数
74290的状态表
解：
采用反馈置数功能，74290集成计数器的电路连接为8421码二一一五一一十进制计数过程，异步
置数的置入数据为1001，置数后的计数过程为
1001T0000T0001T0010T0011T0100T0101T0110T0111T1000T1001T0若要0实现异步置数的六进制计数，只能用1001T0000^0001T0010^0011T0100^1001（0101）等计数状态，所以置数的控制信
号为：
LdQ2Q0，置数信号电路连接如图。
C0
0i
74290
CP,
c>
Roe
SgA
题32闍
33.分析图p8.5所示逻辑电路为几进制计数器。
CP
LD
ACPd
ACPu
ID
ID
40193
Co
Bo
Q3
QoQi
Qi
图P8.5
Q2
Q2
Q3
解：
集成计数器40193为双时钟可逆计数器，计数时钟信号从CPd端输入时为减法计数过程，清零控
制输入Rd端（高电平有效）、预置数控制信号输入Ld端（低电平有效）的输入信号都是异步有效。
根据
图P8.5所示的电路连接，计数器计数输出为0110时，Ld端的控制信号为0，即刻对计数器进行预置数”,
输入数据为0000，此后，计数器重新从0000开始减法计数。
故此，计数器的计数过程为
0000T1111T1110T1101T1100T1011T1010T1001T1000T0111f0000
一共经历10CP脉冲信号实现循环，所以，图31所示的电路为10进制减法计数器。
解：
集成计数器40193为双时钟可逆计数器，计数时钟信号从CPd端输入时为减法计数过程，清零控
制输入Rd端（高电平有效）、预置数控制信号输入Ld端（低电平有效）的输入信号都是异步有效。
根据
图P8.5所示的电路连接，计数器计数输出为0110时，Ld端的控制信号为0，即刻对计数器进行预置数”,
输入数据为0000，此后，计数器重新从0000开始减法计数。
故此，计数器的计数过程为0000T1111T1110T1101T1100T1011T1010T1001T1000T0111f0000
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