交通信号灯控制器EDA设计.docx
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交通信号灯控制器EDA设计
交通信号灯控制器
1设计任务及要求
交通灯是城市交通中不可缺少的重要工具，是城市交通秩序的重要保障。
十字道口的红绿灯是交通法规的无声命令，是司机和行人的行为准则。
十字道口的交通红绿灯控制是保证交通安全和道路畅通的关键。
一个十字路口的交通一般分为两个方向，每个方向具有红灯、绿灯和黄灯3种，另外每个方向还具有左转灯，因此每个方向具有4个灯。
这个交通灯还为每一个灯的状态设计了倒计时数码管显示功能。
可以为每一个灯的状态设置一个初始值，灯状态改变后，开始按照这个初始值倒计时。
倒计时归零后，灯的状态将会改变至下一个状态。
实际上不同时刻的车辆流通状况是十分复杂的，是高度非线性的、随机的，还经常受认为因素的影响。
采用定时控制经常造成道路有效应用时间的浪费，出现绿灯方向车辆较少，红灯方向车辆积压。
它不顾当前道路上交通车辆数的实际情况变化，其最大的缺陷就在于当路况发生变化时，不能满足司机与路人的实际需要，轻者造成时间上的浪费，重者直接导致交通堵塞，导致城市交通效率的下降。
设计任务：
（1）交通灯从绿变红时，有5秒黄灯亮的间隔时间；
（2）交通灯红变绿是直接进行的，没有间隔时间；
（3）主干道上的绿灯时间为45秒，支干道的绿灯时间为25秒；
（4）在任意时间，显示每个状态到该状态结束所需的时间。
设计要求：
采用VHDL语言编写程序，并在QUARTUSII工具平台中进行仿真，下载到EDA实验箱进行验证。
2设计原理及总体框图
交通灯控制器原理框图如下图所示，包括置数模块、计数模块、主控制器模块和译码器模块。
置数模块将交通灯的点亮时间预置到置数电路中，计数模块以秒为单位倒计时，当计数值减为零时，主控电路改变输出状态，电路进入下一个状态的倒计时。
其中，核心部分是主控制模块。
图2.1原理框图
图2.2实验电路
3程序设计
VHDL是一种标准的硬件电路设计语言，目前已成为广大电路设计人员设计数字系统首选的开发工具。
基于VHDL硬件电路语言的编程与实际应用技巧，VHDL硬件电路语言在微机、通信、编码、存储器以及电子电路等方面的具体设计应用，具有实际的指导意义。
VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,诞生于1982年。
VHDL主要用于描述数字系统的结构，行为，功能和接口。
VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。
（1）交通灯控制器JTDKZ设计模块与程序
图3.1JTDKZ模块
源程序：
libraryieee;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYJTDKZIS
PORT（CLK,SM,SB:
INSTD_LOGIC;
MR,MY,MG,BR,BY,BG:
OUTSTD_LOGIC）;
ENDJTDKZ;
ARCHITECTUREARTOFJTDKZIS
TYPESTATE_TYPEIS（A,B,C,D）;
SIGNALSTATE:
STATE_TYPE;
BEGIN
CNT:
PROCESS（CLK）IS
VARIABLES:
INTEGERRANGE0TO45;
VARIABLECLR,EN:
BIT;
BEGIN
IF（CLK'EVENTANDCLK='1'）THEN
IFCLR='0'THEN
S:
=0;
ELSIFEN='0'THEN
S:
=S;
ELSE
S:
=S+1;
ENDIF;
CASESTATEIS
WHENA=>MR<='0';MY<='0';MG<='1';
BR<='1';BY<='0';BG<='0';
IF（SBANDSM）='1'THEN
IFS=45THEN
STATE<=B;CLR:
='0';EN:
='0';
ELSE
STATE<=A;CLR:
='1';EN:
='1';
ENDIF;
ELSIF（SBAND（NOTSM））='1'THEN
STATE<=B;CLR:
='0';EN:
='0';
ELSE
STATE<=A;CLR:
='1';EN:
='1';
ENDIF;
WHENB=>MR<='0';MY<='1';MG<='0';
BR<='1';BY<='0';BG<='0';
IFS=5THEN
STATE<=C;CLR:
='0';EN:
='0';
ELSE
STATE<=B;CLR:
='1';EN:
='1';
ENDIF;
WHENC=>MR<='1';MY<='0';MG<='0';
BR<='0';BY<='0';BG<='1';
IF（SMANDSB）='1'THEN
IFS=25THEN
STATE<=D;CLR:
='0';EN:
='0';
ELSE
STATE<=C;CLR:
='1';EN:
='1';
ENDIF;
ELSIFSB='0'THEN
STATE<=D;CLR:
='0';EN:
='0';
ELSE
STATE<=C;CLR:
='1';EN:
='1';
ENDIF;
WHEND=>MR<='1';MY<='0';MG<='0';
BR<='0';BY<='1';BG<='0';
IFS=5THEN
STATE<=A;CLR:
='0';EN:
='0';
ELSE
STATE<=D;CLR:
='1';EN:
='1';
ENDIF;
ENDCASE;
ENDIF;
ENDPROCESSCNT;
ENDARCHITECTUREART;
（2）显示控制单元CSKZ设计模块与程序
图3.2显示控制单元CSKZ模块
源程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCSKZIS
PORT（EN45,EN25,EN05M,EN05B:
INSTD_LOGIC;
AIN45M,AIN45B:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
AIN25M,AIN25B,AIN05:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
DOUTM,DOUTB:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDENTITYCSKZ;
ARCHITECTUREARTOFCSKZIS
BEGIN
PROCESS（EN45,EN25,EN05M,EN05B）IS
BEGIN
IFEN45='1'THEN
DOUTM<=AIN45M（7DOWNTO0）;DOUTB<=AIN45B（7DOWNTO0）;
ELSIFEN05M='1'THEN
DOUTM<=AIN05（7DOWNTO0）;DOUTB<=AIN05（7DOWNTO0）;
ELSIFEN25='1'THEN
DOUTM<=AIN25M（7DOWNTO0）;
DOUTB<=AIN25B（7DOWNTO0）;
ELSIFEN05B='1'THEN
DOUTM<=AIN05（7DOWNTO0）;DOUTB<=AIN05（7DOWNTO0）;
ENDIF;
ENDPROCESS;
ENDARCHITECTUREART;
（3）倒计时45s——CNT45s设计模块与程序
图3.3CNT45s模块
源程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT45SIS
PORT（SB,CLK,EN45:
INSTD_LOGIC;
DOUT45M,DOUT45B:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDCNT45S;
ARCHITECTUREARTOFCNT45SIS
SIGNALCNT6B:
STD_LOGIC_VECTOR（5DOWNTO0）;
BEGIN
PROCESS（SB,CLK,EN45）IS
BEGIN
IFSB='0'THENCNT6B<=CNT6B-CNT6B-1;
ELSIF（CLK'EVENTANDCLK='1'）THEN
IFEN45='1'THENCNT6B<=CNT6B+1;
ELSIFEN45='0'THENCNT6B<=CNT6B-CNT6B-1;
ENDIF;
ENDIF;
ENDPROCESS;
PROCESS（CNT6B）IS
BEGIN
CASECNT6BIS
WHEN"000000"=>DOUT45M<="01000101";DOUT45B<="01010000";
WHEN"000001"=>DOUT45M<="01000100";DOUT45B<="01001001";
WHEN"000010"=>DOUT45M<="01000011";DOUT45B<="01001000";
WHEN"000011"=>DOUT45M<="01000010";DOUT45B<="01000111";
WHEN"000100"=>DOUT45M<="01000001";DOUT45B<="01000110";
WHEN"000101"=>DOUT45M<="01000000";DOUT45B<="01000101";
WHEN"000110"=>DOUT45M<="00111001";DOUT45B<="01000100";
WHEN"000111"=>DOUT45M<="00111000";DOUT45B<="01000011";
WHEN"001000"=>DOUT45M<="00110111";DOUT45B<="01000010";
WHEN"001001"=>DOUT45M<="00110110";DOUT45B<="01000001";
WHEN"001010"=>DOUT45M<="00110101";DOUT45B<="01000000";
WHEN"001011"=>DOUT45M<="00110100";DOUT45B<="00111001";
WHEN"001100"=>DOUT45M<="00110011";DOUT45B<="00111000";
WHEN"001101"=>DOUT45M<="00110010";DOUT45B<="00110111";
WHEN"001110"=>DOUT45M<="00110001";DOUT45B<="00110110";
WHEN"001111"=>DOUT45M<="00110000";DOUT45B<="00110101";
WHEN"010000"=>DOUT45M<="00101001";DOUT45B<="00110100";
WHEN"010001"=>DOUT45M<="00101000";DOUT45B<="00110011";
WHEN"010010"=>DOUT45M<="00100111";DOUT45B<="00110010";
WHEN"010011"=>DOUT45M<="00100110";DOUT45B<="00110001";
WHEN"010100"=>DOUT45M<="00100101";DOUT45B<="00110000";
WHEN"010101"=>DOUT45M<="00100100";DOUT45B<="00101001";
WHEN"010110"=>DOUT45M<="00100011";DOUT45B<="00101000";
WHEN"010111"=>DOUT45M<="00100010";DOUT45B<="00100111";
WHEN"011000"=>DOUT45M<="00100001";DOUT45B<="00100110";
WHEN"011001"=>DOUT45M<="00100000";DOUT45B<="00100101";
WHEN"011010"=>DOUT45M<="00011001";DOUT45B<="00100100";
WHEN"011011"=>DOUT45M<="00011000";DOUT45B<="00100011";
WHEN"011100"=>DOUT45M<="00010111";DOUT45B<="00100010";
WHEN"011101"=>DOUT45M<="00010110";DOUT45B<="00100001";
WHEN"011110"=>DOUT45M<="00010101";DOUT45B<="00100000";
WHEN"011111"=>DOUT45M<="00010100";DOUT45B<="00011001";
WHEN"100000"=>DOUT45M<="00010011";DOUT45B<="00011000";
WHEN"100001"=>DOUT45M<="00010010";DOUT45B<="00010111";
WHEN"100010"=>DOUT45M<="00010001";DOUT45B<="00010110";
WHEN"100011"=>DOUT45M<="00010000";DOUT45B<="00010101";
WHEN"100100"=>DOUT45M<="00001001";DOUT45B<="00010100";
WHEN"100101"=>DOUT45M<="00001000";DOUT45B<="00010011";
WHEN"100110"=>DOUT45M<="00000111";DOUT45B<="00010010";
WHEN"100111"=>DOUT45M<="00000110";DOUT45B<="00010001";
WHEN"101000"=>DOUT45M<="00000101";DOUT45B<="00010000";
WHEN"101001"=>DOUT45M<="00000100";DOUT45B<="00001001";
WHEN"101010"=>DOUT45M<="00000011";DOUT45B<="00001000";
WHEN"101011"=>DOUT45M<="00000010";DOUT45B<="00000111";
WHEN"101100"=>DOUT45M<="00000001";DOUT45B<="00000110";
WHENOTHERS=>DOUT45M<="01000110";DOUT45B<="01010001";
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREART;
（4）倒计时25s——CNT25s设计模块与程序
图3.4CNT25s模块
源程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT25SIS
PORT（SB,SM,CLK,EN25:
INSTD_LOGIC;
DOUT25M,DOUT25B:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDENTITYCNT25S;
ARCHITECTUREARTOFCNT25SIS
SIGNALCNT5B:
STD_LOGIC_VECTOR（4DOWNTO0）;
BEGIN
PROCESS（SB,SM,CLK,EN25）IS
BEGIN
IFSB='0'ORSM='0'THENCNT5B<=CNT5B-CNT5B-1;
ELSIFSM='0'THENCNT5B<=CNT5B-CNT5B-1;
ELSIF（CLK'EVENTANDCLK='1'）THEN
IFEN25='1'THENCNT5B<=CNT5B+1;
ELSIFEN25='0'THENCNT5B<=CNT5B-CNT5B-1;
ENDIF;
ENDIF;
ENDPROCESS;
PROCESS（CNT5B）IS
BEGIN
CASECNT5BIS
WHEN"00000"=>DOUT25B<="00100101";DOUT25M<="00110000";
WHEN"00001"=>DOUT25B<="00100100";DOUT25M<="00101001";
WHEN"00010"=>DOUT25B<="00100011";DOUT25M<="00101000";
WHEN"00011"=>DOUT25B<="00100010";DOUT25M<="00100111";
WHEN"00100"=>DOUT25B<="00100001";DOUT25M<="00100110";
WHEN"00101"=>DOUT25B<="00100000";DOUT25M<="00100101";
WHEN"00110"=>DOUT25B<="00011001";DOUT25M<="00100100";
WHEN"00111"=>DOUT25B<="00011000";DOUT25M<="00100011";
WHEN"01000"=>DOUT25B<="00010111";DOUT25M<="00100010";
WHEN"01001"=>DOUT25B<="00010110";DOUT25M<="00100001";
WHEN"01010"=>DOUT25B<="00010101";DOUT25M<="00100000";
WHEN"01011"=>DOUT25B<="00010100";DOUT25M<="00011001";
WHEN"01100"=>DOUT25B<="00010011";DOUT25M<="00011000";
WHEN"01101"=>DOUT25B<="00010010";DOUT25M<="00010111";
WHEN"01110"=>DOUT25B<="00010001";DOUT25M<="00010110";
WHEN"01111"=>DOUT25B<="00010000";DOUT25M<="00010101";
WHEN"10000"=>DOUT25B<="00001001";DOUT25M<="00010100";
WHEN"10001"=>DOUT25B<="00001000";DOUT25M<="00010011";
WHEN"10010"=>DOUT25B<="00000111";DOUT25M<="00010010";
WHEN"10011"=>DOUT25B<="00000110";DOUT25M<="00010001";
WHEN"10100"=>DOUT25B<="00000101";DOUT25M<="00010000";
WHEN"10101"=>DOUT25B<="00000100";DOUT25M<="00001001";
WHEN"10110"=>DOUT25B<="00000011";DOUT25M<="00001000";
WHEN"10111"=>DOUT25B<="00000010";DOUT25M<="00000111";
WHEN"11000"=>DOUT25B<="00000001";DOUT25M<="00000110";
WHENOTHERS=>DOUT25B<="00100110";DOUT25M<="00110001";
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREART;
（5）倒计时5s——CNT05s的设计模块与程序
图3.5CNT05s的模块
源程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT05SIS
PORT（CLK,EN05M,EN05B:
INSTD_LOGIC;
DOUT5:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDCNT05S;
ARCHITECTUREARTOFCNT05SIS
SIGNALCNT3B:
STD_LOGIC_VECTOR（2DOWNTO0）;
BEGIN
PROCESS（CLK,EN05M,EN05B）IS
BEGIN
IF（CLK'EVENTANDCLK='1'）THEN
IFEN05M='1'THEN
CNT3B<=CNT3B+1;
ELSIFEN05B='1'THEN
CNT3B<=CNT3B+1;
ELSE
CNT3B<="000";
ENDIF;
ENDIF;
ENDPROCESS;
PROCESS（CNT3B）
BEGIN
CASECNT3BIS
WHEN"000"=>DOUT5<="00000101";
WHEN"001"=>DOUT5<="00000100";
WHEN"010"=>DOUT5<="00000011";
WHEN"011"=>DOUT5<="00000010";
WHEN"100"=>DOUT5<="00000001";
WHENOTHERS=>DOUT5<="00000000";
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREART;
4编译及仿真
Max+plusII（或写成Maxplus2,或MP2）是Altera公司推出的的第三代PLD开发系统。
使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。
设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。
Maxplus2的设计流程归纳为1.设计输入2.设计编译3.设计仿真4.下载
图4.1显示控制单元CSKZ仿真结果
图4.2CNT45s仿真结果
图4.3CNT25s仿真结果
图4.4CNT05s仿真结果
图4.5实验结果仿真图
5硬件调试与结果分析
开始时，支干道没有车辆行驶。
主干道处于常通行状态，支干道处于禁止状态；
当支干道有车来时，主干道亮绿灯，经行45秒倒计时，支干道亮红灯，经行25秒倒计时；
主干道45秒倒计时结束后跳变到黄灯，进行5秒倒计时，支干道继续亮红灯，进行倒计时；
主干道5秒倒计时结束后跳变到红灯，经行45秒倒计时，支干道跳变到绿灯，进行25秒倒计时；
支干道25秒倒计时结束后跳变到
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