基于FPGA的数字频率计的设计开题报告.docx

基于FPGA的数字频率计的设计开题报告.docx

《基于FPGA的数字频率计的设计开题报告.docx》由会员分享，可在线阅读，更多相关《基于FPGA的数字频率计的设计开题报告.docx（11页珍藏版）》请在冰豆网上搜索。

基于FPGA的数字频率计的设计开题报告

毕业设计〔论文〕材料之二〔2〕

毕业设计〔论文〕开题报告

基于FPGA勺数字频率计

的设计

开题报告内容与要求

一、毕业设计〔论文〕内容及研究意义〔价值〕

数字频率计是计算机、通讯设备、音频视频等科研生成领域不可缺少的测量仪器,并且与许多电参量的测量方案、测量结果都有十分密切的关系.在数字电路中,频率计属于时序电路,它主要由具有记忆功能的触发器构成.在计算机,被广泛应用于航天、电子、测控等领域.实际的硬件设计用到的器件较多,连线比拟复杂,而且会产生比拟大的延时,造成测量误差大、可靠性差.随着可编程逻辑器件的广泛应用,以EDA工具作为开发平台,运用VHDL语言,将使整个系统大大简化,从而提升整体的性能和可靠性.

本设计中包含由测频限制信号发生器模块、锁存器和译码显示模块,提出了采用VHDL语言设计一个复杂的电路系统,运用自顶向下的设计思想,将系统按功能逐层分割的层次化设计方法进行设计.在顶层对内部各功能块的连接关系和对外的接口关系进行了描述,而功能块的逻辑功能和具体实现形式那么由下一层模块来描述,各功能模块采

用VHDL语言描述.

二、毕业设计〔论文〕研究现状和开展趋势〔文献综述〕

在电子技术中,频率是最根本的参数之一,并且与许多电参量的测量方案、测量结果都有十分密切的关系,因此频率的测量就显得更为重要.测量频率的方法有多种,其

中电子计数器测量频率具有精度高、使用方便、测量迅速,以及便于实现测量过程自动化等优点,是频率测量的重要手段之一.电子计数器测频有两种方式：

一是直接测频法,即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法,如周期测频法.直接测频法适用于高频信号的频率测量,间接测频法适用于低频信号的频率测量.本文阐述了用VHDLS言设计了一个简单的数字频率计的过程.

而FPGA1英文FieldProgrammableGateArry的缩写,即现场可编程门阵列,它是在PALGALEPLD等可编程器件的根底上进一步开展的产物.它是作为专用集成电路〔ASIC〕领域中的一种半定制电路而出现的,既解决了定制电路的缺乏,又克服了原有可编程器件门电路数有限的缺点.

FPG麻用了逻辑单元阵列〔LOALogicCellArry〕这样一个新概念,内部包括可配置逻辑模块〔CLBConfigurableLogicBlock〕、输入输出模块〔IOB,InputOutputBlock〕和内部连线〔Interconnect〕三个局部.FPGA勺根本特点主要有：

〔1〕采用FPGA设计ASIC电路,用户不需要投片生产就能得到合用的芯片；2〕FPGAH故其他全定制或半定制ASIC电路的试样片：

〔3〕FPG秋部有丰富白^触发器和I/O引脚；〔4〕FPGA1ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一；〔5〕FPGA采用高速

CHMOS艺,功耗低,可以与CMOSTTL电平兼容.可以说,FPGA5片是小批量系统提高系统集成度和可靠性的最正确选择之一.

本设计中除被测信号的整形局部、键输入局部和数码显示局部以外,其余全部在一片FPGA芯片上实现,整个设计过程变得十分透明、快捷和方便,特别是对于各层次电路系统的工作时序的了解和把握显得尤为准确,而且具有灵活的现场可更改性.在不更改硬件电路的根底上,对系统进行各种改良还可以进一步提升系统的性能和测量频率的范围.该数字频率计具有高速、精确、可靠、抗干扰性强、而且可根据需要进一步提高其测量频率的范围而不需要更改硬件连接图,具有现场可编程等优点.

FPGAJ术正处于高速开展时期,新型芯片的规模越来越大,本钱也越来越低,低端的FPGAE逐步取代了传统的数字元件,高端的FPGA^断在争夺ASIC的市场份额.先进的ASIC生产工艺已经被用于FPGA勺生产,越来越丰富的处理器内核被嵌入到高端的

FPGAK片中,基于FPGA勺开发成为一项系统级设计工程.随着半导体制造工艺的不同提升,FPGA的集成度将不断提升,制造本钱将不断降低,其作为替代ASIC来实现电子系统的前景将日趋光明.

、毕业设计〔论文〕研究方案及工作方案〔含工作重点与难点及拟采用的途径〕本设计是以FPGM核心的数字频率设计,其模块结构图如下：

本设计中的重点是对A3P030的FPGA奠块的设计,在设计动笔前,应首先对A3P030的有初步的了解,并在设计过程中慢慢分析,这也是本设计的一个难点.在本设计中对FPGAW各模块的接口电路设计也是一项需要花大量时间去投入,专研的.本设计的另一

个难点就是对软件编程的调试,由于根本知识相对较少,所以现在开始要重视起来.

工作方案:

起止日期〔日/月〕

周次

内容进程

3.1-3.7

1

熟悉毕业论文的题目

3.8-3.14

2

查阅相关的资料〔FPG顺料和相关期刊资料〕

3.15-3.21

3

确定设计的总体模块结构

3.22-3.28

4

撰写开题报告

3.29-4.4

5

4.5-4.11

6

理清思路,提出论文设计方案

4.12-4.18

7

FPGA模块的设计

4.19-4.25

8

4.26-5.2

9

显示模块的设计

5.3-5.9

10

5.10-5.16

11

其余模块的设计

5.17-5.23

12

5.24-5.30

13

软件程序模块的设计

5.31-6.6

14

6.7-6.13

15

论文初稿完成

6.14-6.20

16

修改定稿,送审

6.21-6.27

17

修改并准备辩论

6.28-7.4

18

辩论

四、主要参考文献〔不少于10篇,期刊类文献不少于7篇,应有一定数量的外文文献,

至少附一篇引用的外文文献〔3个页面以上〕及其译文〕

[1]潘松,黄继业.现代DSP技术[M].西安：

西安电子科技大学出版社,2003

[2]潘松,黄继业.EDA技术实用教程[M].北京：

科学技术出版社,2002

[3]徐志军,徐光芒.CPLD?

FPGA的开发与应用[M].北京：

电子工业出版社,2002

[4]王凤英.基于FPGA的数字频率计设计与仿真[J].内蒙古包头.内蒙古科技大学信息学院,2021

[5]杨守良.基于FPGA的数字频率计的设计和实现[J].重庆：

渝西学院物理学与电子信息工程系,2005

[6]程源,祝洪峰.基于的数字频率计的设计与制作[J].电子制作,2021.

[7]张兆莉蔡永泉王珏等.基于FPGA的数字频率计的设计与实现[J].北京工业大学,

2006

[8]:

〃

[9]林晓焕,林刚.基于VHDL§言的数字频率计设计[J].西安工程学院学报,2005,19〔3〕

[10]郭改枝.基于复杂可编程逻辑器件的数字频率计的设计与实现[J1.内蒙古师范大

学学报,2005,34〔4〕:

35—37

[11]张霞.数字频率计的VHDLE序设计[J].现代电子技术,2001,〔09〕.

[12]谢小东,李良超.基于FPGA勺等精度数字频率计设计[J].实验科学与技术,2005

[13]JamesR,ArmstrongF,GailGray.DesignexpressionandSynthesisof

VHDL[M].Cambridge:

HarvardUniversityPress,2001

外文文献：

参考文献节选

FPGADevelopmentFlow

AfteryoucreatetheLabVIEWFPGAVI,youcompilethecodetorunontheNIRIOhardware.Dependingonthecomplexityofyourcodeandthespecificationsofyourdevelopmentsystem,compiletimeforanFPGAVIcanrangefromminutestoseveralhours.Tomaximizedevelopmentproductivity,withtheRSeriesRIOdevicesyoucanuseabit-accurateemulationmodesoyoucanverifythelogicofyourdesignbeforeinitiatingthecompileprocess.WhenyoutargettheFPGADeviceEmulator,LabVIEWaccessesI/OfromthedeviceandexecutestheVIlogicontheWindowsdevelopmentcomputer.Inthismode,youcanusethesamedebuggingtoolsavailableinLabVIEWorWindows,suchasexecutionhighlighting,probes,andbreakpoints.

OncetheLabVIEWFPGAcodeiscompiled,youcreateaLabVIEWhostVItointegrateyourNIRIOhardwareintotherestofyourPACsystem.Figure3川ustratesthedevelopmentprocessforcreatinganFPGAapplication.ThehostVIusescontrolsandindicatorsontheFPGAVIfrontpaneltotransferdatabetweentheFPGAontheRIOdeviceandthehostprocessingengine.ThesefrontpanelobjectsarerepresentedasdataregisterswithintheFPGA.ThehostcomputercanbeeitheraPCorPXIcontrollerrunningWindowsoraPC,PXIcontroller,CompactVisionSystem,orCompactRIOcontrollerrunningareal-timeoperatingsystem（RTOS）.Intheaboveexample,weexchangethesetpoint,PIDgains,looprate,AI0,andAO0datawiththeLabVIEWhostVI.

Figure3.LabVIEWFPGADevelopmentFlow

TheNIRIOdevicedriverincludesasetoffunctionstodevelopacommunicationinterfacetotheFPGA.ThefirststepinbuildingahostVIistoopenareferencetotheFPGAVIandRIOdevice.TheOpenFPGAVIReferencefunction,asseeninFigure2,alsodownloadsandrunsthecompiledFPGAcodeduringexecution.Afteropeningthereference,youreadandwritetothecontrolandindicatorregistersontheFPGAusingtheRead/WriteControlfunction.OnceyouwiretheFPGAreferenceintothisfunction,youcansimplyselectwhichcontrolsandindicatorsyouwanttoreadandwriteto.YoucanenclosetheFPGARead/WritefunctionwithinaWhileLooptocontinuouslyreadandwritetotheFPGA.Finally,thelastfunctionwithintheLabVIEWhostVIinFigure2istheCloseFPGAVIReferencefunction.TheCloseFPGAVIReferencefunctionstopstheFPGAVIandclosesthereferencetothedevice.NowyoucandownloadothercompiledFPGAVIstothedevicetochangeormodifyitsfunctionality.

TheLabVIEWhostVIcanalsobeusedtoperformfloating-pointcalculations,datalogging,networking,andanycalculationsthatdonotfitwithintheFPGAfabric.Foraddeddeterminismandreliability,youcanrunyourhostapplicationonanRTOSwiththeLabVIEWReal-TimeModule.LabVIEWReal-TimesystemsprovidedeterministicprocessingenginesforfunctionsperformedsynchronouslyorasynchronouslytotheFPGA.Forexample,floating-pointarithmetic,includingFFTs,PIDcalculations,andcustomcontrolalgorithms,areoftenperformedintheLabVIEWReal-Timeenvironment.RelevantdatacanbestoredonaLabVIEWReal-TimesystemortransferredtoaWindowshostcomputerforoff-lineanalysis,datalogging,oruserinterfacedisplays.ThearchitectureforthisconfigurationisshowninFigure4.EachNIPACplatformthatoffersRIOhardwarecanrunLabVIEWReal-TimeVIs.

Figure4.CompletePACArchitectureUsingLabVIEWFPGA,LabVIEWReal-TimeandHostPC

WithineachRSeriesandCompactRIOdevice,thereisflashmemoryavailabletostoreacompiledLabVIEWFPGAVIandruntheapplicationimmediatelyuponpowerupofthedevice.Inthisconfiguration,aslongastheFPGAhaspower,itrunstheFPGAVI,evenifthehostcomputercrashesorispowereddown.Thisisidealforprogrammingsafetypowerdownandpowerupsequenceswhenunexpectedeventsoccur.

UsingNISoftMotiontoCreateCustomMotionControllers

TheNISoftMotionDevelopmentModuleforLabVIEWorovidesVIsandfunctionstohelpyoubuildcustommotioncontrollersaspartofNIPAChardwareplatformsthatcanincludeNIRIOdevices,DAQdevices,andCompactFieldPoint.NISoftMotionprovidesallofthefunctionsthattypicallyresideonamotion

controllerDSP.Withit,youcanhandlepathplanning,trajectorygeneration,andpositionandvelocityloopcontrolintheNILabVIEWenvironmentandthendeploythecodeonLabVIEWReal-TimeorLabVIEWFPGA-basedtargethardware.

NISoftMotionincludesfunctionsfortrajectorygeneratorandsplineengineandexampleswithcompletesourcecodeforsupervisorycontrol,position,andvelocitycontrolloopusingthePIDalgorithm.SupervisorycontrolandthetrajectorygeneratorrunonaLabVIEWReal-Timetargetandrunatmillisecondlooprates.ThesplineengineandthecontrolloopcanruneitheronaLabVIEWReal-TimetargetatmillisecondloopratesoronaLabVIEWFPGAtargetatmicrosecondlooprates.

中文译

FPGAFf发流程

等你创立了LabVIEWFPGA/I后,应该编译将在NI的RIO硬件上运行的代码.根据你的代码的复杂性和开发系统的规格,为一个FPGA/I的编译时间将从数分钟到数小时不等.为了是开发效能最大,利用R系列的RIO设备,你可以用精确到1比特的仿真模式,那样就可以在开始编译进程之前检验你设计的逻辑.当你用FPG脸真设备时,LabVIEW由该设备进行输入输出,并且在Windows电脑上执行VI的逻辑.在这种模式,你可以用LabVIEW1的车+对Windows的相同调试工具,比方重点执行、探针、断点.

一旦LabVIEWFPGAJ代码被编译,你就创立了一个LabVIEW“主机〞VI来将你的NIRIO硬件整合到了PAC系统.图三说明了创立FPGAE用程序的开发过程.“主机〞VI运用在FPGA/I面板的限制器和指示器来在RIO设备上的FPGAF□“主机〞处理

机械之间传递数据.这些面板被描述为FPGAk的数据存放器.“主机〞既可以是运行在Windows个人计算机、PXI限制器或紧凑型视觉系统的PC或PXI限制器,也可以是运行在实时操作系统〔RTOS上的紧凑RIO限制器.在上面例子中,我们与LabVIEW主

图三.LabVIEWFPGAFF发流程

NI的RIO设备驱动程序包括一系列为开发FPGAh通信接口的功能.构建主机VI的第一步是翻开一个对FPGA/I和RIO设备的引用.翻开了FPGA/I的引用,如图2,也就在执行时下载并运行了编译过的FPGA弋码.翻开引用后,你就能用读写限制函数对在FPGAk的限制器和指示器存放器进行读写.一旦你将FPG&I用写到函数内,你只

要选择你想读写的限制器和指示器就可以了.你可以将FPG徽写函数封装在while循

环内一边持续地对FPGAS行读写.最后,图二中的LabVIEW庄机VI的最后一个函数就是FPGAVI引用的关闭函数.它停止了FPGAVI并关闭了对设备的引用.现在你就能通过将其他的已编译FPGAVI下载到设备来更改它的功能了.

LabVIEW主机VI也能用来进行浮点运算、数据记录、网络及任何不适宜FPGA构造的计算.由于增强了确定性与可靠性,你可以在一个有LabVIEW摸时模块的RTOS

〔实时操作系统〕上运行你的主机应用.LabVIEW摸施系统能为与FPGAC时或不同时的功能提供确切的运算器.例如,浮点算法,包括快速傅里叶变换法、PID比例积分微分

算法、自定义限制算法,经常在LabVIEW虞时环境想下实现.相关的数据可以存到LabVIEW实时系统或转移到用来进行离线分析、数据记录、或用户界面显示的Windows

主机.这种结构的构造如图四.每个NI的提供RIO硬件的PAC平台都能运行LabVIEW实时VIO

图四.利用LabVIEWFPGALabVIEW®时系统和主机的完整PAC吉构

在每个R系列和紧凑RIO设备里都有可利用的闪存来存储已编译的LabVIEW

的FPGA/I,都能立即在设备的电源下运行应用程序.这种构造,由于FPGAt电源,它

能运行FPGAVI,甚至在主机崩溃或断电时.当发生意外时这对平安编程的掉电上电序列是很理想的.

用NISoftMotion限制器开发自定义运动限制器

函数NI的SoftMotion开发模块可以包括NIRIO设备、DAQS备和紧凑FieldPoint.它为LabVIEW梃供VI和帮助你开发自定义运动限制器的函数,作为NIPAC硬件平台的一局部.NI的SoftMotion限制器提供各种各样的函数,这些函数以存在运动限制器DSP上为特色.有了SoftMotion,你能解决路径设计、产生轨迹、NILabVIEW

环境下的位置和速度循环限制,然后将编码展开在LabVIEW摸时系统或基于LabVIEW

FPGA勺硬件.

NISoftMotion限制包括轨线发生器、样条引擎和利用PID算法有完整源代码的监督限制、位置速度限制循环.监督限制和轨线发生器在LabVIEW实时目标下运行,