数字电路与逻辑设计实验报告基于FPGA的数字电子钟的设计实现分析.docx
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数字电路与逻辑设计实验报告基于FPGA的数字电子钟的设计实现分析
学生实验实习报告册
学年学期：
课程名称：
实验项目：
基于FPGA的数字电子钟的设计与实现
姓名：
学院和专业：
班级：
指导教师：
邮电大学教务处制
1.
图一0
系统顶层模块设计（如：
图一0）
2.主要功能模块电路设计
2.1分频模块
这是分频模块的顶层设计图主要完成了把50MHz的时钟信号降频为1KHz、500Hz、1Hz图一1
图一1
这是其中100分频计数器的计数器图一2
图一2
2.2计时模块
分、秒计时模块（实现模60计数）图二1这是两个模60计数器，
图二1
其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端
2.2.1小时计时模块（实现模24计数图二2）
这是模24计数器（如图：
图二2），是用74390来实现，47390是下降沿有效
图二2
2.3数码管动态显示模块
这是动态显示模块的顶层设计图，如图：
图二3
图二3
2.3.1扫描模块couner6（实现6位数码管的扫描图二4）
该模块需使用74390设计一个模6的计数器。
实现了模值为6的计数功能其中应该接好global用作延时
图二4
位选模块dig_select（3-8译码器用作控制哪一个数码显示器亮）图二5
该模块用于选择6位数码管中的某一位显示相应字形。
74138为
图二5
2.3.2段选模块seg_select图二6
该模块功能是从6组4bit信号中选择一组作输出。
图二6
2.3.3译码模块decoder（实现了把8421码，译码成数码管的显示）图二7
图二7
2.4整点报时
设计思路：
首先要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响），那么我们就观察在整点的时候电路有什么特征。
我们观察到的特征就是：
在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒钟的二进制数每位都是为零的，那么这就是我们控制蜂鸣器响的条件了。
那就是把秒钟分钟的每个线或非一下就好了。
但是我们要实现蜂鸣器响几秒，那么就再秒钟的低两位上就不接，就实现了响四秒。
图三1
2.5调时功能
在设计调时间功能的时候，首先就想到我们直接在计数器的cp信号上接上一个开关然后手动给cp然后计数器增加，但是我们在不用调时的时候就是正常的时钟，那么我们就用一个二选一数选器来实现选择计数器的cp信号的来自我们手动给还是来自上一个计数器的进位信号。
图四1
图四2
图五1
同时在我们挑时间的时候时钟是暂停了，实现暂停就是我们用一个与门加上一个选着端，选择端是1时1Hz的时钟信号就通，否则就断开。
2.6秒表
秒钟的思路就来自于我们的普通时钟只是我们用的是100Hz时钟信号。
然后我们是用100模60模60模的计数器。
秒表是要清零的那么我们就用74390的复位端，其中我们要用一个或门在选着我们的手动清零端和计数器的自动清零端。
秒表的暂停和开始功能就是用一个与门接通和断开最开始的100Hz时钟信号。
2.7消抖电路
图五2
3.各模块的测试案及测试结果
3.1计时模块
3.1.1分、秒计时模块（实现模60计数）
测试案：
用quartusII软件仿真模60计数结果。
测试结果：
图六1为模60仿真结果。
图六1
3.1.2小时计时模块（实现模24计数）
测试案：
用quartusII软件仿真模24计数结果。
测试结果：
图六2为模24仿真结果。
图六2
3.1.3秒表最低位（实现模100计数）
测试案：
用quartusII软件仿真模100计数结果。
测试结果：
图六3为模24仿真结果。
图六3
3.2数码管动态显示模块
3.2.1扫描模块counter6
测试案：
用quartusII软件仿真模6计数结果。
测试结果：
图六4为模6仿真结果。
图六4
，没有加缓冲器导致波形有错
3.2.2位选模块dig_select（实现数码管的选择）
测试案：
用quartusII软件仿真模6计数结果。
测试结果：
图六5为模6仿真结果。
图六5
图六6
3.3系统总体测试
表1系统总体测试结果记录表
测试容
测试案
测试结果
秒计数
时钟连接1Hz，观察秒计数结果是否能够从00-59正常计数，且能够正常向分进位。
正常
分计数
时钟连接100Hz，观察分计数结果是否能够从00-59正常计数，且能够正常向小时进位。
正常
小时计数
时钟连接1KHz，观察分计数结果是否能够从00-23正常计数，且能够正常归零。
正常
秒表0.01秒
时钟连接1KHz，观察分计数结果是否能够从00-99正常计数，且能够正常归零。
正常
4.系统设计实现过程中遇到的主要问题、解决思路和解决案
4.1在消抖动电路中，最开始做的电路没有达到消去抖动的目的，后来用仿真波形测试，发现只要增加D触发器的个数就好了。
4.2校时电路的时候我是用的与门来选择是接通开关还是上一个计数器的进位信号的时候发现要是我们我们的进位信号是维持在低电平，会阻断我们按键线路连接到计数器的clk端，后来选用二选一数选器来选择这两个cp时钟信号就行了。
5.心得体会
5.1在这个学期的数字电路学习中收获颇多，特别是在数字电路的实验课中真的是学到了有用的知识，使得同学们更加的了解了电路的特性，使得我们在以后的学习和工作中都学到了有用的理论和动手的能力。
老师对我们是真的好，不仅教授我们有用的电路知识，更是提高了，同学们的实际动手能力。
这在我们以后的工作中打下了坚实的基础。
6.“数字电路与逻辑设计实验A”实验报告评阅表
评阅容及评分标准
得分
报告格式
（20分）
报告完整性
（10分）
报告容完整；
（9-10分）
报告容基本完整；
（6-8分）
报告容不完整，缺项较多；（0-5分）
格式规性
（10分）
报告格式规、图标规且清晰（9-10分）
报告格式较规、大部分图表规（6-8分）
报告格式不规、图表不规（0-5分）
系统案设计
（40分）
案完整性
（10分）
完整，覆盖所有主要核心模块；（9-10分）
较完整，主要模块的设计案完整；（6-8分）
注：
案合理性不可评为优
不完整，缺失较多主要模块的设计案；（0-5分）
注：
案合理性只能评为差
案合理性
（30分）
设计案合理，有创新或改进；（27-30分）
设计案基本合理，但有一定缺陷；（18-26分）
设计案基本合理，但缺陷较多；（0-17分）
系统测试案及测试结果
（30分）
测试案完整性
（10分）
完整，覆盖所有主要核心模块，测试案合理；（9-10分）
较完整，主要模块的测试案及结果完整，测试案较合理；（6-8分）
注：
测试结果处理不可评为优
不完整，缺失较多主要模块的测试案及结果，测试案不合理；（0-5分）
注：
测试结果处理只能评为差
测试结果处理和分析（20分）
数据处理和分析正确；（18-20分）
数据处理和分析较正确；（12-17分）
数据处理和分析基本正确，但存在较多问题；（0-11分）
主要问题描述和分析
（10分）
问题描述准确，分析思路正确，解决案合理；（9-10分）
问题描述较准确，分析思路基本正确，解决案较合理，但有点缺陷；（6-8分）
问题描述不够准确，分析思路有问题，解决案有缺陷；（0-5分）
报告总评成绩
教师评阅意见：
教师签名：
2017-2018
（1）学期
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