EDA流水灯课程设计.docx
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EDA流水灯课程设计
黄冈师院物电学院
《EDA技术》课程设计报告
项目名称：
多模式流水灯设计
专业年级：
电子信息工程2010级
学号：
201022240202
学生姓名：
指导教师：
冯杰
报告完成日期2012年12月30日
评阅结果评阅教师
第一章绪论
1.1系统背景
1.1.1、EDA技术
EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
1.1.2、实验内容
设计可以多模式控制的流水灯，并用Max+PlusⅡ10.2进行编译和仿真，可以在实验箱上实现自己的需求功能。
1.1.3、设计要求
可以进行不同频率选择及不同模式选择进行组合，必须有手动选择组合，至少4种流水灯方式
第二章系统电路设计
2.1系统总体设计框架结构
设计原理：
由分频器实现2、4、8、16的分频，设计一个十六进制计数器，由低位控制四选一电路，高位控制模式选择电路。
模式选择则由状态机来实现四种状态之间的转换。
2.2系统单元电路设计
2.2.1分频器
设计程序如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.std_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCLK_DIVIS
PORT（CLK:
INSTD_LOGIC;
CLK_DIV2:
OUTSTD_LOGIC;
CLK_DIV4:
OUTSTD_LOGIC;
CLK_DIV8:
OUTSTD_LOGIC;
CLK_DIV16:
OUTSTD_LOGIC）;
ENDCLK_DIV;
ARCHITECTURERTLOFCLK_DIVIS
SIGNALCOUNT:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
PROCESS（CLK）
BEGIN
IF（CLK'EVENTANDCLK='1'）THEN
IF（COUNT="1111"）THENCOUNT<=（OTHERS=>'0'）;
ELSECOUNT<=COUNT+1;
ENDIF;
ENDIF;
ENDPROCESS;
CLK_DIV2<=COUNT（0）;
CLK_DIV4<=COUNT
（1）;
CLK_DIV8<=COUNT
（2）;
CLK_DIV16<=COUNT（3）;
ENDRTL;
仿真分析：
本程序用VHDl语言，对时钟信号进行2分频、4分频、8分频、16分频。
由仿真波形图看出：
ＣＬＫ＿ＤＩＶ２、ＣＬＫ＿ＤＩＶ４、ＣＬＫ＿ＤＩＶ８、ＣＬＫ＿ＤＩＶ１６的时钟周期分别是ＣＬＫ的２倍，４倍，８倍，１６倍。
所以该程序实现了2分频、4分频、8分频、16分频，及达到了设计目的。
仿真波形：
2.２.２ 四选一电路
程序如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
entityMUX4_1IS
PORT（a,b,c,d:
instd_logic;
s1,s2:
instd_logic;
y:
outSTD_LOGIC）;
ENDENTITYMUX4_1;
ARCHITECTUREoneOFMUX4_1IS
BEGIN
y<=awhens1='0'ands2='0'
elsebwhens1='0'ands2='1'
elsecwhens1='1'ands2='0'
elsedwhens1='1'ands2='1'
else'0';
endARCHITECTUREone;
仿真波形：
仿真结果分析：
由仿真图可以看出，当ｓ１＝０，ｓ２＝０时，输出Ｙ＝ａ；当ｓ１＝０，ｓ２＝１时，输出ｙ＝ｂ；当ｓ１＝１，ｓ２＝０时，输出Ｙ＝ｃ；当ｓ１＝１，ｓ２＝１时，输出Ｙ＝ｄ；所以，该程序实现了四选一的目的，达到了设计要求。
２.２.３ 十六进制计数器
程序如下：
LIBRARYieee;
USEieee.std_logic_1164.all;
USEieee.std_logic_unsigned.all;
ENTITYCNT_16IS
PORT（CLRN,CLK:
INSTD_LOGIC;
A:
OUTSTD_LOGIC_vector（1downto0）;
B:
OUTSTD_LOGIC_vector（1downto0））;
ENDCNT_16;
ARCHITECTUREaOFCNT_16IS
BEGIN
PROCESS（CLK,CLRN）
VARIABLEtmpha:
std_logic_vector（3downto0）;
BEGIN
IFCLRN='1'THENtmphA:
="0000";
ELSIFCLK'eventANDCLK='1'THEN
iftmpha<15thentmpha:
=tmpha+1;
elsetmphA:
="0000";
ENDIF;
endif;
CASEtmphaIS
WHEN"0000"=>B<="00";A<="00";
WHEN"0001"=>B<="00";A<="01";
WHEN"0010"=>B<="00";A<="10";
WHEN"0011"=>B<="00";A<="11";
WHEN"0100"=>B<="01";A<="00";
WHEN"0101"=>B<="01";A<="01";
WHEN"0110"=>B<="01";A<="10";
WHEN"0111"=>B<="01";A<="11";
WHEN"1000"=>B<="10";A<="00";
WHEN"1001"=>B<="10";A<="01";
WHEN"1010"=>B<="10";A<="10";
WHEN"1011"=>B<="10";A<="11";
WHEN"1100"=>B<="11";A<="00";
WHEN"1101"=>B<="11";A<="01";
WHEN"1110"=>B<="11";A<="10";
WHEN"1111"=>B<="11";A<="11";
WHENothers=>B<="00";A<="00";
ENDCASE;
ENDPROCESS;
ENDa;
仿真波形：
仿真结果分析：
由仿真图可以看出，Ａ作为计数器的低位，Ｂ作为计数器的高位，对脉冲Ｃｌｋ进行计数。
实现了十六进制计数的功能。
达到了设计的目的。
2.２.４状态机程序
程序如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSJIS
PORT（RESET,CLK:
INSTD_LOGIC;
a1,a2:
INSTD_LOGIC;
Y:
OUTSTD_LOGIC_VECTOR（15DOWNTO0））;
ENDsJ;
ARCHITECTUREbehvOFSJIS
TYPEFSM_STIS（s0,s1,s2,s3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15）;
SIGNALcurrent_state,next_state:
FSM_ST;
BEGIN
REG:
PROCESS（reset,clk）
BEGIN
IFreset='1'THENcurrent_state<=s0;
ELSIFclk='1'ANDclk'EVENTTHEN
current_state<=next_state;
ENDIF;
ENDPROCESS;
COM:
PROCESS（current_state,a1,a2）
BEGIN
ifa1='0'anda2='0'THEN
CASEcurrent_stateIS
WHENS0=>Y<="0000000000000001";NEXT_STATE<=S1;
WHENS1=>Y<="0000000000000011";NEXT_STATE<=S2;
WHENS2=>Y<="0000000000000111";NEXT_STATE<=S3;
WHENS3=>Y<="0000000000001111";NEXT_STATE<=S4;
WHENS4=>Y<="0000000000011111";NEXT_STATE<=S5;
WHENS5=>Y<="0000000000111111";NEXT_STATE<=S6;
WHENS6=>Y<="0000000001111111";NEXT_STATE<=S7;
WHENS7=>Y<="0000000011111111";NEXT_STATE<=S8;
WHENS8=>Y<="0000000111111111";NEXT_STATE<=S9;
WHENS9=>Y<="0000001111111111";NEXT_STATE<=S10;
WHENS10=>Y<="0000011111111111";NEXT_STATE<=S11;
WHENS11=>Y<="0000111111111111";NEXT_STATE<=S12;
WHENS12=>Y<="0001111111111111";NEXT_STATE<=S13;
WHENS13=>Y<="0011111111111111";NEXT_STATE<=S14;
WHENS14=>Y<="0111111111111111";NEXT_STATE<=S15;
WHENS15=>Y<="1111111111111111";NEXT_STATE<=S0;
ENDCASE;
elsifa1='0'anda2='1'THEN
CASEcurrent_stateIS
WHENS0=>Y<="0111111111111111";NEXT_STATE<=S1;
WHENS1=>Y<="0011111111111111";NEXT_STATE<=S2;
WHENS2=>Y<="0001111111111111";NEXT_STATE<=S3;
WHENS3=>Y<="0000111111111111";NEXT_STATE<=S4;
WHENS4=>Y<="0000011111111111";NEXT_STATE<=S5;
WHENS5=>Y<="0000001111111111";NEXT_STATE<=S6;
WHENS6=>Y<="0000000111111111";NEXT_STATE<=S7;
WHENS7=>Y<="0000000011111111";NEXT_STATE<=S8;
WHENS8=>Y<="0000000001111111";NEXT_STATE<=S9;
WHENS9=>Y<="0000000000111111";NEXT_STATE<=S10;
WHENS10=>Y<="0000000000011111";NEXT_STATE<=S11;
WHENS11=>Y<="0000000000001111";NEXT_STATE<=S12;
WHENS12=>Y<="0000000000000111";NEXT_STATE<=S13;
WHENS13=>Y<="0000000000000011";NEXT_STATE<=S14;
WHENS14=>Y<="0000000000000001";NEXT_STATE<=S15;
WHENS15=>Y<="0000000000000000";NEXT_STATE<=S0;
ENDCASE;
elsifa1='1'anda2='0'THEN
CASEcurrent_stateIS
WHENS0=>Y<="1000000000000001";NEXT_STATE<=S1;
WHENS1=>Y<="1100000000000011";NEXT_STATE<=S2;
WHENS2=>Y<="1110000000000111";NEXT_STATE<=S3;
WHENS3=>Y<="1111000000001111";NEXT_STATE<=S4;
WHENS4=>Y<="1111100000011111";NEXT_STATE<=S5;
WHENS5=>Y<="1111110000111111";NEXT_STATE<=S6;
WHENS6=>Y<="1111111001111111";NEXT_STATE<=S7;
WHENS7=>Y<="1111111111111111";NEXT_STATE<=S8;
WHENS8=>Y<="1111111001111111";NEXT_STATE<=S9;
WHENS9=>Y<="1111110000111111";NEXT_STATE<=S10;
WHENS10=>Y<="1111100000011111";NEXT_STATE<=S11;
WHENS11=>Y<="1111000000001111";NEXT_STATE<=S12;
WHENS12=>Y<="1110000000000111";NEXT_STATE<=S13;
WHENS13=>Y<="1100000000000011";NEXT_STATE<=S14;
WHENS14=>Y<="1000000000000001";NEXT_STATE<=S15;
WHENS15=>Y<="0000000000000000";NEXT_STATE<=S0;
ENDCASE;
elsea1='1'anda2='1'THEN
CASEcurrent_stateIS
WHENS0=>Y<="0000000110000000";NEXT_STATE<=S1;
WHENS1=>Y<="0000001111000000";NEXT_STATE<=S2;
WHENS2=>Y<="0000011111100000";NEXT_STATE<=S3;
WHENS3=>Y<="0000111111110000";NEXT_STATE<=S4;
WHENS4=>Y<="0001111111111000";NEXT_STATE<=S5;
WHENS5=>Y<="0011111111111100";NEXT_STATE<=S6;
WHENS6=>Y<="0111111111111110";NEXT_STATE<=S7;
WHENS7=>Y<="1111111111111111";NEXT_STATE<=S8;
WHENS8=>Y<="0111111111111110";NEXT_STATE<=S9;
WHENS9=>Y<="0011111111111100";NEXT_STATE<=S10;
WHENS10=>Y<="0001111111111000";NEXT_STATE<=S11;
WHENS11=>Y<="0000111111110000";NEXT_STATE<=S12;
WHENS12=>Y<="0000011111100000";NEXT_STATE<=S13;
WHENS13=>Y<="0000001111000000";NEXT_STATE<=S14;
WHENS14=>Y<="0000000110000000";NEXT_STATE<=S15;
WHENS15=>Y<="0000000000000000";NEXT_STATE<=S0;
ENDCASE;
endif;
endPROCESS;
ENDBEHV;
设计分析：
该程序是根据状态机编写的四个模式的选择程序，由十六进制计数器的高位控制该程序中的ａ１、ａ２。
当ａ１＝０，ａ２＝０时，选择效果一；当ａ１＝０，ａ２＝１时，选择效果二；当ａ１＝１，ａ２＝０时，选择效果三；当ａ１＝１，ａ２＝１时，选择效果四；
2.３系统设计电路
将２.２中的四段程序封装后按设计原理框图连接起来，得到如下原理图：
第3章 实验结果和分析
3.1实验使用的仪器设备
安装有Ｍａｘ＋ｐｌｕｓⅡ１０.２的计算机一台
仿真实验箱一台
3.2测试结果分析
为验证所设计程序是否正确，将程序下载进行硬件测试。
在MAX+PLUSⅡ开发环境中进行管脚锁定，连接好下载线，然后将目标文件下载到器件中。
经过测试，流水灯样式一共有4种，如模式选择程序描述的一样，且每一种效果有四种速度可调。
通过按键调节显示样式及调节流水灯变化快慢。
结束语
经过一周的努力终于完成流水灯的设计，流水灯是由四个部分组成，其中包括分频器、四选一电路、十六进制计数器、状态选择器。
在该次课程设计过程中，也遇到了许多问题，但通过查阅资料，上网查阅，问题都得到了解决。
列如：
在一个实体中，如果有两个或两个以上的进程，那么在各自的进程中，不能对同一个信号进行赋值；信号和变量的区别在于，信号在进程之外进行定义，而变量只能在某个进程中进行定义，在多进程执行的时候，外部进程不能使用本进程的变量。
还有一个最为重要的问题就是，需要考虑资源量，一个芯片中可以下载进去的程序大小是有限的，在程序设计的时候尽量少申请变量和信号，对于信号和变量，位数能少则少，这样生成的模块资源才不会占用很大。
通过这次EDA试验设计，我感觉自己设计的流水灯功能虽然很简单，但从中我获得了许多。
至少说又学会了一门VHDL语言，学会了MAX-PLUSII的使用，包括模块设计，波形仿真以及原理图的设计。
我越来越相信只有通过自己动手实践，才能发现具体问题，才能够对问题有深刻的认识，最后才能从根本上解决问题。
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