SX右移四位后SX=0.00001001，经过舍入SX=0001，经过对阶、舍入后，X=210×（0.0001）2
（2）尾数求和：
SX+SY
1．0001（SX）
+0.1011（SY）
0.1100（SX+SY）
（3）结果为规格化数。
所以：
X+Y=210×（SX+SY）=210×（0.1100）2=（11.00）
3.6解：
（1）原码阵列x=0.11011,y=-0.11111
符号位:
x0⊕y0=0⊕1=1，[x]原=11011,[y]原=11111
[x×y]原=1，1101000101
直接补码阵列
[x]补=（0）11011,[y]补=
（1）00001
[x×y]补=1,0010111011
带求补器的补码阵列
[x]补=011011,[y]补=100001
乘积符号位单独运算0⊕1＝1
尾数部分算前求补输出│X│＝11011，│y│＝11111
X×Y＝-0.1101000101
（2）原码阵列 x=-0.11111,y=-0.11011
符号位:
x0⊕y0=1⊕1=0
[x]补=11111,[y]补=11011
[x×y]补=0,1101000101
直接补码阵列
[x]补=
（1）00001,[y]补=
（1）00101
[x×y]补=0,11010,00101
带求补器的补码阵列
[x]补=100001,[y]补=100101
乘积符号位单独运算1⊕1＝0
尾数部分算前求补输出│X│＝11111，│y│＝11011
X×Y＝0.1101000101
3.7
（1）符号位Sf=0⊕1=1
去掉符号位后：
[y’]补=00.11111，[-y’]补=11.00001，[x’]补=00.11000
（2）符号位Sf=1⊕0=1
去掉符号位后：
[y’]补=00.11001，[-y’]补=11.00111，[x’]补=00.01011
3.8解：
4位加法器如上图，
（1）串行进位方式
C1=G1+P1C0其中：
G1=A1B1P1=A1⊕B1（A1＋B1也对）
C2=G2+P2C1G2=A2B2P2=A2⊕B2
C3=G3+P3C2G3=A3B3P3=A3⊕B3
C4=G4+P4C3G4=A4B4P4=A4⊕B4
（2）并行进位方式
C1=G1+P1C0
C2=G2+P2G1+P2P1C0
C3=G3+P3G2+P3P2G1+P3P2P1C0
C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0
3.9解：
（1）组成最低四位的74181进位输出为：
C4=Cn+4=G+PCn=G+PC0，C0为向第0位进位
其中，G=y3+y2x3+y1x2x3+y0x1x2x3，P=x0x1x2x3，所以
C5=y4+x4C4
C6=y5+x5C5=y5+x5y4+x5x4C4
（2）设标准门延迟时间为T，“与或非”门延迟时间为1.5T，则进位信号C0，由最低位传送至C6需经一个反相器、两级“与或非”门，故产生C6的最长延迟时间为
T+2*1.5T=4T
（3）最长求和时间应从施加操作数到ALU算起：
第一片74181有3级“与或非”门（产生控制参数x0,y0,Cn+4），第二、三片74181共2级反相器和2级“与或非”门（进位链），第四片74181求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为：
t0=3*1.5T+2T+2*1.5T+1.5T+3T=14T
3.10解：
BCD码加法器电路如下：
习题4参考答案
4.1、填空题，解：
（1）A、存储容量，B、存取时间，C、存储周期
（2）A、容量大，B、速度快，C、价格低
（3）A、主存，B、辅存
（4）A、触发器
（5）A、触发器，B、电容，C、动态，D、集中刷新，E、分散刷新，F、异步刷新
（6）A、拷贝，B、匹配CPU和主存之间的速度，C、4：
1000
（7）A、地址
（8）A、直接，B、全相联，C、组相联
4.2、选择题，解：
（1）D，
（2）D，（3）A，（4）D，（5）C，（6）B，
（7）B，（8）D，（9）D，（10）D，（11）B，（12）C
（13）D
4.3、判断题，解：
（1）×，
（2）×，（3）√，（4）×，（5）√
4.4、略
4.5计算题
（1）30,31
（2）a、99%，b、46.55ns，c、96.7%
4.6、设计题，解：
（1）存储器的总容量为：
512K×16位（SRAM）+128K×16位（EPROM）=640K×16位。
数据寄存器16位。
（2）因为220=1024K>640K，所以地址寄存器20位。
（3）所需EPROM芯片数为（128K×2B）/（64K×2B）=2（片）
（4）设存储器地址空间分配如下：
128KEPROM
512KSRAM
4.7解：
SRAM的地址：
000000H-7FFFFFHDRAM的地址：
800000H-FFFFFFH
4.8解：
存储器地址空间分布如图2所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：
（1）组内地址：
A12——A0（A0为低位）；
（2）组号译码使用2：
4译码器；
（3）RAM1，RAM2各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。
（4）
用MREQ作为2：
4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（5）
CPU的R/W信号与SRAM的WE端连接，当R/W=1时存储器执行读操作，当R/W=0时，存储器执行写操作。
如图3
图2
CPU
图3
4.9解：
信息总量：
q=64位×8=512位
顺序存储器和交叉存储器读出4个字的时间分别是：
t2=mT=8×200ns=1.6×10–7（s）
t1=T+（m–1）τ=200+3×50=5.5×10–7（s）
顺序存储器带宽是：
W1=q/t2=32×107（位/S）
交叉存储器带宽是：
W2=q/t1=93×107（位/S）
4.10解：
刷新存储器容量＝分辨率×每个像素点颜色深度
＝1024×1024×3B＝3MB
刷新存储器带宽＝刷新存储器容量×刷新速率
＝3MB×72/S＝216MB/S
刷新存储器的总带宽应为216MB/S×100/60＝360MB/S
4.11解：
根据图1中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。
对应上述空间，地址码最高4位A15——A12状态如下：
0000——0011ROM1
0100——0111ROM2
1100——1101RAM1
1110——1111RAM2
2：
4译码器对A15A14两位进行译码，产生四路输出，其中：
y0=00对应ROM1，y1=01对应ROM2，y3=11对应RAM1和RAM2。
然后用A13区分是RAM1（A13=0）
还是RAM2（A13=1），此处采用部分译码。
由此，两组端子的连接方法如下：
1——6，2——5，3——7，8——12，11——14，9———13
4.12解：
因为：
ta=tc/e所以：
tc=ta×e=60×0.85=510ns（cache存取周期）
tm=tc×r=510×4=204ns（主存存取周期）
因为：
e=1/[r+（1–r）H]
所以：
H=2.4/2.55=0.94
4.13解：
写入存贮器时时序信号必须同步。
通常，当R/
线加负脉冲时，地址和数据线的电平必须是稳定的。
当R/
线一达到逻辑0电平时，数据立即被存贮。
因此，当R/
线处于低态时，如果数据线改变了数值，那么存贮器将存贮新的数据⑤。
同样，当R/
处于低态时地址线发生了变化，那么同样的数据将存贮到新的地址（②或③）。
正确的写入如下图
习题5参考答案（习题解答不全—黄金文）
一、单项选择题
1.D2.B3.C4.D5.A6.C7.B8.D9.A10.B11.B12.B13.A14.B15.D
四、综合题
6解：
1．立即
2．寄存器
3．直接
4．基址
5．基址+偏移量
6．比例娈址+偏移量
7．基址+变址+偏移量
8．基址+比例变址+偏移量
9．相对
习题6参考答案
6.1填空题
（0）指令控制，操作控制，时间控制，数据处理
（1）硬布线控制，微程序控制
（2）存放微程序
（3）操作码，选通信号，微程序入口地址
（4）组合
（5）硅片，运算核，速度，功耗
（6）时序
（7）时间，空间
（8）.逻辑门，控制命令
（9）译码
（10）水平型，垂直型
（11）取指
（12）微程序，微命令
（13）软件，硬件
（14）微命令，指令操作码，时序、状态条件
（15）可以并行，不能并行
（16）时钟，多个
（17）标量，两条，时间，空间
（18）资源相关、数据相关、控制相关
（19）时间、空间，时间空间
（20）指令周期布尔代数门电路和触发器
6.2选择题
（1）C，
（2）C，（3）C，（4）D，（5）A，（6）C，D，
（7）C，（8）B，（9）C，（10）D，（11）C，（12）A
6.3判断题
（1）×，
（2）×，（3）×。
6.4简述题，略
6.5，解：
1.列出机器的全部控制信号一览表
题中已给出，见表6.5。
2.写出指令操作流程及时序划分
题中已写出指令操作流程和时序划分。
3.确立微指令格式
题中已要求采用直接编码方式，操作控制字段取23位，下址字段取4位。
4.编写微指令代码
微指令字长共27位，编写微指令代码如题6.5表，其中操作控制字段23位，各位的位号及表示的微命令控制信号与表5中的序号及微命令控制信号相对应，表中空格中“0”缺省。
题6.5表加法指令对应的微指令代码
机
器
周
期
节
拍
地址
微指令二进制代码
控制字段
下址字段
1
2
3
4
5
6
7
8
9
1
0
1
1
1
2
1
3
1
4
1
5
1
6
1
7
1
8
1
9
2
0
2
1
2
2
2
3
2
4
2
5
2
6
2
7
M1
T1
00H
1
1
T2
01H
1
1
1
1
T3
02H
1
1
1
1
M2
T1
03H
1
1
1
1
T2
04H
1
1
1
T3
05H
1
1
1
M3
T1
06H
1
1
1
1
T2
07H
1
1
1
1
T3
08H
1
1
1
M4
T1
09H
1
1
1
1
1
T2
0AH
1
1
1
1
T3
0BH
1
6.6、简答题，略
6.7略
6.8略
6.9解：
C1=M2•T4•I3
C2=M2•T4•I4
C3=M2•T1•I5
C4=M1•（T2+T3）+M2•（T2+T3）•（I1+I3+I4）
6.10解：
为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。
经分析，（e,f,h）和（b,i,j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a,c,d,g四个微命令信号可进行直接控制，其整个控制字段组成如下：
01 e01b
直接控制10 f10 i
acdg11 h11 j
4位2位2位
6.11解：
（1）a为数据缓冲寄存器DR，b为指令寄存器IR，c为主存地址寄存器，d为程序计数器PC。
（2）主存M→缓冲寄存器DR→指令寄存器IR→操作控制器。
（3）存储器读：
M→DR→ALU→AC
存储器写：
AC→DR→M
6.12解：
1）n条指令进入流水线的时空图如下：
2）从流程图可以看出，用k个时钟周期完成第1条指令，其余n-1完成个时钟周期完成n-1条指令，n条指令所需的总时间Tk为：
Tk=（k+n-1）×Δt
P=
=
6.13解：
节拍脉冲T1，T2，T3的宽度实际等于时钟脉冲的周期或是它的倍数，此时T1=T2=200ns，T3=400ns，所以主脉冲源的频率应为f=1/T1=5MHZ为了消除节拍脉冲上的毛刺，环型脉冲发生器采用移位寄存器形式。
题6.13图画出了题目要求的逻辑电路图和时序信号关系。
根据关系，节拍脉冲T1，T2，T3的逻辑表达式如下：
T1=C1×C2，T2=C2，T3=C1
题6.13图
6.14解：
（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，故该字段为4位，（如采用字段译码只需3位），下地址字段为9位，因为控制容量为512单元，微命令字段是（48–4-9）=35位。
（2）对应上述微指令格式的微程序控制器逻辑框图所示：
其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。
地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。
6.15解：
（1）时间重叠——是指在并行性概念中引入时间因素，让多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个部分
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