基于FPGA的多路数据采集系统的设计1综述.docx
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基于FPGA的多路数据采集系统的设计1综述
基于FPGA的多路数据采集系统的设计
1、设计题目
基于FPGA的多路数据采集系统的设计
2、设计要求
介绍了一种基于FPGA的多路数据采集系统的设计方案，描述了系统的主要组成及FPGA的实现方法，并用VHDL语言设计的状态机在QuanusⅡ发软件中进行真。
该系统在通用数据采集系统的基础上，增加数据编码模块，将多路数据组合为一路进行存储；采用批处理数据方式，减少数据编码次数，加快数据处理速度。
3、设计作用及目的
针对基于FPGA的数据采集系统设计的要求，先对EDA技术和VHDL语言进行学习，然后研究数据采集中的关键问题，并且实现用FPGA控制数据采集系统地设计。
4、设计所用设备及软件
嵌入式处理器、FPGA软件、有QuanusⅡ仿真软件的计算机
五、系统设计
5.1系统总体设计及原理
系统的总体结构如图5-1所示。
在符合奈奎斯特采样定理的条件下，外界的模拟信号频率要小于采样模块采样频率的1/2。
如果还有高频分量的话，可以让外界的模拟信号经过一个低通滤波器滤除高频分量后输入到A/D转换芯片TLC5510中[1]。
经过A/D转换器后不仅时间离散化了，而且幅度也离散化，即x（n）。
由FPGA中的采样控制器控制TLC5510的采样，将采集到的信号锁存在FPGA的内部存储器RAM中，然后控制RAM中的数据输出到D/A转换器，D/A转换器每隔一个时钟取出一次y（n），随之在D/A转换器的保持电路中将数字信号转换为模拟信号，这些信号在时间点上的幅度应等于序列y（n）中相应数码所代表的数值大小。
若最后输出的信号具有不符合条件的高频分量，则还要通过一个模拟滤波器，滤除不需要的高频分量，平滑成所需的模拟输出信号y（t），以完成信号的采集。
根据FPGA在系统中的功能，可将其模块分为A/D采样控制模块、数据存储模块和D/A控制模块[1]。
图5-1数据采集系统结构图
5.2A/D转换模块
在系统的A/D转换中使用的芯片是TLC5510
TLC5510芯片图如图5-2所示：
图5-2TLC5510芯片引脚图
TLC5510高速模数转换芯片，用于视频处理，高速数据转换等领域，采用CMOS工艺制造，精度为8位，转换速率20Msps，每秒采样20M次，采用半闪速结构，内建采样保持电路。
TLC5510为24引脚、PSOP表贴封装形式（NS）。
其引脚排列如图5-2。
AGND：
模拟地信号；
ANALOGIN：
模拟信号输入端；
CLK：
时钟输入端，作为数据采集的主控时钟；
DGND：
数字信号地；
D1～D8:
数据输出端口。
D1为数据最低位，D8位最高位；
OE：
输出使能端。
当OE位低时，D1～D8数据有效；因为系统中D1～D8端口的数据在整个仿真过程中都有效，所有OE始终设置为低电平；
VDDA：
模拟电路工作电源；
VDDD：
数字电路工作电源；
此系统中使用FPGA来控制A/D采样，包括将采得的数据存入FIFO（FPGA内部FIFO存储速率可达10ns），整个采样周期需要4至5个状态即可完成。
若FPGA的时钟频率为100MHz，则从一个状态向另一状态转换的时间为一个时钟周期，不到单片机的采样周期的千分之一。
[2]
图5-3FPGA控制TLC5510图示
如图5-3所示，FPGA控制TLC5510实现了将模拟信号转换成数字信号的过程。
其中，TLC5510转换好的数据将存到FPGA的内部存储器中等待处理。
TLC5510是以流水线的工作方法进行工作。
它在每一个周期都启动一次采样，完成一次采样；每次启动采样是在CLK的下降沿进行，不过采样转换结果的输出在2.5个CLK周期后，将送到内部数据总线上。
将输出延时Tdd计入，从采样到输出需经过2.5*Tclk+Tdd。
对于需要设计的从采样控制器，可以认为，每加一个采样CLK周期，A/D就会输出一个采样数据。
在图5-4所示的工作时序的控制下，当第一个时钟周期的下降沿到来时，模拟输入电压将被采样到高比较器块和低比较器块，高比较器块在第二个时钟周期的上升沿最后确定高位数据，同时，低基准电压产生与高位数据相应的电压。
低比较块在第三个时钟周期的上升沿的最后确定低位数据。
高位数据和低位数据在第四个时钟周期的上升沿进行组合，这样，第Ｎ次采集的数据经过2.5个时钟周期的延迟之后，便可送到内部数据总线上。
此时输出使能OE有效，数据被送至8位数据总线上。
[3]
图5-4TLC5510时序
对A/D器件进行采样控制，传统的方法是用CPU或单片机完成的。
编程简单，控制灵活，但缺点是控制周期长，速度慢。
特别是当A/D器件本身的采样速度比较快时，CPU的慢速极大的限制了A/D的速度。
A/D转换芯片TLC5510的采样速率达40MHz，采样周期是0.025μs，单片机在控制A/D进行一个采样周期中必须完成的操作有初始化TLC5510，启动采样，等待约0.025μs，发出读数命令，分两次将12位转换好的数从TLC5510读进单片机，再分两次将此数存入外部RAM中，外部RAM地址加1，此后再进行第二次采样周期的控制。
显然，用单片机控制TLC5510采样远远不能发挥其高速采样的特性。
对于更高速的A/D器件，单片机完全无从控制[4]。
5.3数据存储模块
数据锁存模块是由ezNiosDKFPGA板的芯片FIFO构成，其存储速率可达到10ns。
在FPGA中A/D采样控制器控制TLC5510将数据采集到后，FPGA便将锁存信号调节为有效的高电平，然后将信号锁存入存储器中。
选择一：
外部随机存储器RAM。
选择二：
内部随机存储器RAM。
选择三：
内部FIFO，相比之下，FIFO更适合于用作A/D采样数据高速写入的存储器，因为FIFO的写入时间只有一个时钟周期，因此决定使用LPM_FIFO作为采样存储器。
5.4D/A转换模块
DAC0832是8位分辨率D/A转换集成芯片，与处理器完全兼容，其价格低廉，接口简单，转换控制容易等优点得到了广泛的应用，其引脚图如图5-5所示。
图5-5DAC0832芯片引脚图
对于从零电平开始的正极性模拟输入电压，REFB应当连接到模拟地AGND。
VREFT的范围为2V~5V。
在本设计中，CCD输出的模拟视频信号经过反相、滤波、放大之后即为从零电平开始的正极性模拟电压信号。
因此，为了简化
电路并同时满足设计要求，选用了DAC0832的内部基准方式，同时，因为CCD视频信号是2V基准，所以，根据DAC0832的自身的特点，在设计过程中，将REFBS端与AGND，而将REFTS与VDDA端相连，同时将REFBS短接至REFB端，REFTS短接至REFT端来获得2V基准电压。
如图5-6所示，数字信号从FPGA的存储器中输出后，送到D/A转换模块DAC0832中，它将数字信号转换从成与初始信号相似的模拟信号[1]。
图5-6FPGA控制DAC0832图示
5.5FPGA控制模块
系统中采用FPGA控制A/D转换模块和D/A转换模块，相对于单片机的控制，显然提高了速度，更有应用价值。
如图5-7所示，为FPGA控制模块内部结构图。
图5-7FPGA模块内部结构
FPGA模块内部有三大部分构成，分别为A/D采样控制器，FIFO，D/A采样控制器。
首先主控时钟条件下，A/D采样控制器驱动A/D转换模块进行数据的采样和转换，然后将转换好的数据存入FPGA内部的FIFO中，然后在主控时钟特定的周期下，将FIFO中暂存的数据输出给D/A转换模块，与此同时，D/A采样控制器驱动D/A转换模块将数据恢复为与原始信号相似的模拟信号。
最后将信号发送到硬件设备中进行测试。
六.系统硬件设计
6.1数据采集器的芯片工作原理
随着数字技术，特别是的飞速发展与普及，在现代控制。
通信及检测等领域，为了提高系统的性能指标，对的处理广泛采用了数字计算机技术。
将模拟信号转换成数字信号的电路，将数字信号转换为模拟信号的电路称为数模转换器；A/D转换器和D/A转换器已成为中不可缺的组成部分，为确保系统处理结果的精确度，A/D转换器和D/A转换器必须具有足够的转换精度；如果要实现快速变化信号的实时控制与检测，A/D与D/A转换器还要求具有较高的转换速度。
转换精度与转换速度是衡量A/D与D/A转换器的重要技术指标。
随着集成技术的发展，现已研制和生产出许多单片的和混合集成型的A/D和D/A转换器，它们具有愈来愈先进的技术指标。
模数转换芯片是整个数据采集系统的核心，它的好坏直接决定了整个采集系统的成功与否，本系统选用ADI公司的ADS8344作为其转换芯片，并基于ADS8344进行了模数转换采集板的设计实现。
6.1.1ADS8344芯片的介绍
该ADS8344系列是一个具有同步串行接口的8通道、16位采样，模拟至数字转换器。
它的典型功耗为10mW，最高工作频率为100kHz，该参考电压可变化为500mV和VCC之间，提供了相应的输入电压范围为0V至VREF[3]。
CH0～CH7：
模拟输入通道的输入端，８个单端模拟输入通道可合用为双端差分输入，所有通道的输入范围从0V到＋VREF，未用的输入通道应接GDN以避免噪声输入。
COM：
模拟输入的参考地，单端输入通道的零地位点，直接接地或接地电位参考点。
SHDN：
掉电控制位，当为低时，芯片切换到低功耗掉电模式。
＋VCC：
电源输入端，范围为＋2.7~5V。
DOUT：
串行数据输出端，在DCLK的下降沿时数据输出，当CS为高时，输出为高阻态。
DIN：
串行数据输入端，当CS为低时，数据在DCLK的上升沿被锁存。
DCLK：
外部时钟输入端，该外部时钟决定了芯片的转换率（fDCLK＝24fSAMPLE）。
CS：
片选端，为低电平时，选中该芯片。
GND：
参考地。
VREF：
参考电源输入端。
BUSY：
模数转换状态输出引脚。
当进行模数转换时，该引脚输出低电平，当BUSY端产生一下降沿时，表示模数转换结束，数据输出有效[5]。
ADS8344的芯片引脚图如图6-1所示：
图6-1ADS8344芯片引脚
6.1.2ADS8344的内部结构
ADS8344的控制寄存器是一个８位只写寄存器，数据从DIN引脚输入，当微机读取完上次转换结果时，下一个转换通道的控制字节就写到了DIN引脚，需要８个DCLK时钟才能将完整的控制信息写到控制寄存器。
ADS8344的内部结构主要包括输入缓冲、时钟以及时序管理单元、流水线A/D、内部电压基准电路以及输出电平控制电路[6]。
ADS8344的内部结构图如图6-2所示：
图6-2ADS8344的内部结构
6.1.3ADS8344的工作时序
ADS8344是一款高性能、低功耗的ADC，采用2．7～5V单电源供电，最大采样频率为100kHz，信噪比达84dB，自带采样/保持电路，包含8个单端模拟输入通道（CH0～CH7），也可合成为4个差分输入。
ADS8344串行接口时序如图6-3所示：
图6-3ADS8344的工作时序
在内部时钟模式下，SAR生成自己的内部转换时钟。
这免除不必生BUSY转换时钟和允许转换结果微处理器被阅读处理器回在任何时钟频率从0MHz便利，为2.0MHz。
BUSY去在转换开始低，然后返回高当转换完成[7]。
在转换，SCLK仍将低为8µs最高。
如果BUSY是低时MSB去低转换后，未来属于外部串行时钟边缘将写出关于DOUT行（D14-D0）。
其余MSB.会是在每个时钟周期后，连续24小时CS出位，如果BUSY是高时DOUT去低那么CS生产线将在三态，直至BUSY不需要继续低一次凸-锡永已经开始。
6.1.4ADS8344的主要工作特点
ADS8344控制寄存器是一个８位只写寄存器，数据从DIN引脚输入，当微机读取完上次转换结果时，下一个转换通道控制字节就写到了DIN引脚，需要８个DCLK时钟才能将完整控制信息写到控制寄存器。
控制寄存器各位功能说明如表6-1所示：
表6-1
S：
控制字节开始位，为高时才表示输入字节有效。
A2～A0：
模拟输入通道选择位。
SGL/DIF：
模拟通道输入方式选择位。
当为高时，为单端输入；为低时，为双端差分输入。
PD1～PD0：
功率管理选择位。
6.1.5A/D芯片周边部分电路
基准电压源在DAC电路中占有举足轻重的地位，其设计的好坏直接影响着DAC输出的精度和稳定性。
而温度的变化、电源电压的波动和制造工艺的偏差都会影响基准电压的特性。
ADS8344的8管脚的SOIC封装，它外部较少的管脚不仅能够很方便的实现与其它器件连接，并且它体积小，可以节省很多布线资源。
TLV1572的最高采样速率为1.25MSPS，其积分非线性误差INL<±1LSB，可以采用2.7V至5.5V的供电电源。
在这里选择的5V模拟电源供电。
参考电压的取值范围这里为2.7V至5V[8]。
电路图如图6-4所示：
图6-4A/D芯片及周边电路
基准电压源是模拟集成电路中极为重要的组成部分，它可以为串联型稳压电路、A/D和D/A转换器提供基准电压源，也是大多数传感器的稳压供电电源或激励源。
6.2FPGA芯片的基本工作原理与基本架构
FPGA是整个高速数据采集系统的核心，它一方面控制前端AD的采样，另一方面对采集来的数据进行缓冲以及进一步的处理，充分发挥其灵活性。
本章基于Altera公司的FPGA进行采集控制模块的设计，介绍了FPGA的工作原理及选型，再分别介绍了基于FPGA的采集控制模块的原理图设计以及相关软件的设计。
6.2.1FPGA的工作原理
可编程逻辑阵列器件是可以由用户进行编程以实现所需逻辑功能的数字集成电路，利用其内部的逻辑结构实现任何布尔表达式、寄存器函数。
和一般的ASIC电路相比，可编程逻辑阵列器件具有设计周期短，修改方便的优点[9]。
1985年，Xilinx公司推出了世界上第一款FPGA，此后，FPGA的发展非常迅速，形成了各种不同的结构，目前主流的FPGA是Xilinx公司的产品。
FPGA是在PAL,GAL,EPLD等可编程器件的基础上进一步发展的产物。
通过编程可以立刻把一个通用的FPGA芯片配置成用户需要的硬件数字电路，因而大大加快了电子产品的研发周期，降低了研发成本，缩短了产品上市时间。
FPGA具有高密度，运行速度快（管脚间的延时小，仅几个ns）的特点。
用它来设计数字电路可以简化系统设计，缩小数据规模，提高系统的稳定性。
根据编程方式FPGA器件基本可分为三种：
基于反熔丝编程的FPGA、基于SRAM编程的FPGA、基于闪存编程的FPGA。
基于AD9446采集芯片反熔丝编程的FPGA具有体积小、集成度高和高速度的特点，还具有加密、防拷贝、抗干扰以及不需外接只读存储器的特点，但只能一次编程，比较适合于定型产品。
后两种FPGA属于可重复编程型FPGA，SRAM型FPGA的突出优点是可反复编程，甚至能在系统运行中改变配置数据实现系统功能的动态重构。
FlashMemory型FPGA具有非易失性和重复编程的双重优点，但不能动态重构，功耗也较SRAM型FPGA高。
从逻辑块的构造分类，FPGA的结构有三种：
查找表型、多路开关型和多级与或门型。
Xilinx公司FPGA的逻辑块构造有查找表型和多路开关型，其中具有代表性的查找表结构是Xilinx公司的XC系列FPGA，它的可编程逻辑单元是查找表，由查找表构成函数发生器，再由查找表来实现逻辑函数。
Altera公司的FPGA器件，其逻辑块构造为多级与或门型，它的可编程单元是可配置的多路开关。
利用多路开关的特性，对它的输入和选择信号进行配置，接到固定电平或输入信号上，实现不同的逻辑功能。
还有一种是采用多级与非门结构的Altera公司的FPGA，在多级与非门结构中，可编程逻辑单元是一个异或逻辑块。
查找表型的优点是功能多，N输入的查找表可以实现N个任意的组合逻辑函数。
多路开关型的优点是可以把大量的多路开关和逻辑门连接起来，构成大量函数的逻辑块。
多级与或门型的优点是可以方便地将待反馈的输出信号反馈到输入端，以实现闭环控制逻辑和多个逻辑块之间的级联。
随着大规模现场可编程逻辑器件的发展，系统设计进入“片上可编程系统”
（SOPC）的新纪元：
芯片朝着高密度、低压、低功耗方向挺进:
在SOC芯片上可以将微处理器、数字信号处理器、存储器、逻辑电路、模拟电路集成在一个芯片上。
而如果将可编程逻辑电路1P核集成到SOC芯片上则会大大提高SOC芯片的灵活性与有效性，并且缩短了SOC芯片的设计周期。
因此国际各大公司都在积极扩充其IP库，以优化的资源更好的满足用户的需求，扩大市场。
由此可见，FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，
而且其开发周期短、开发软件投入少、芯片价格不断降低，这使得FPGA占有越来越多的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。
FPGA普及的另一重要原因是IP（知识产权）越来越被高度重视，带有IP内核的功能块在ASIC设计平台上的应用日益广泛。
越来越多的设计人员，采用设计重用，将系统设计模块化，为设计带来了快捷和方便。
并可以使每个设计人员充分利用软件代码，提高开发效率，减少上市时间，降低研发费用，缩短研发周期，降低风险。
FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。
它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点[10]。
6.2.2FPGA芯片的基本架构
为了让高产量应用的开发人员首次在产品中加入安全的系统内编程（ISP）功能，Actel公司宣布实时推出ProASIC3激活套件及其25万门A3P250现场可编程门数组的样片。
Actel推出两种版本的激活套件，能够简化设计的实施并为A3P250器件提供低成本的全速编程能力。
激活套件备有原型构建和低成本评估两个版本，能让开发人员探索ProASIC3/E系列产品独特的结构特性，包括安全的系统内编程和上电即用功能。
由于基于LUT的FPGA具有很高的集成度，其器件密度数万门到数千万门不等，可以完成极其复杂的时序逻辑电路与组合逻辑电路，因此适用于高速、高密度的高端数字逻辑电路设计领域。
其组成部分主要包括编程/输入输出单元、基本可编程逻辑单元、内嵌SARM、丰富的布线资源、底层嵌入功能单元、内嵌专用单元等。
FPGA是由存放在片内的RAM来设置其工作状态的，因此工作需要对片内RAM进行编程。
用户可根据不同的配置模式，采用不同的编程方式。
FPGA有如下几种配置模式：
（1）并行模式：
并行PROM、Flash配置FPGA。
（2）主从模式：
一片PRAM配置多片FPGA。
（3）串行模式：
串行PROM配置FPGA。
（4）外设模式：
将PROM作为微处理的外设，由微处理器对其编程。
目前，FPGA市场占有率最高的两大公司Xilinx和Altera生产的FPGA都是基于SARM工艺的，需要在使用时外接一个片外存储器以保存程序。
上电时，FPGA将外部存储器中的数据读入片内RAM，完成配置后，进入工作状态；掉电后FPGA恢复为白片，内部逻辑消失。
FPGA器件内部的结构与资源分布：
（1）逻辑单元与逻辑阵列
逻辑单元是在FPGA器件内部，用于完成用户逻辑的最小单元，它主要由以下部件组成：
一个输入的查找表、一个可编程的寄存器、一条进位链和一条寄存器级连链。
查找表的功能是用于完成用户需要的逻辑功能，CYCLONEII系列器件中的查找表是4输入1输出的查找表。
可编程的寄存器可以被配置为D触发器、T触发器、JK触发器或者SR锁存器。
每个寄存器包含有4个输入信号：
数据输入、时钟输入、时钟使能输入以及复位输入。
其中，内部逻辑，外部引脚能够驱动寄存器的时钟输入、时钟使能输入和复位输入、时钟输入和复位输入也可以通过全局时钟树驱动。
（2）内部连接通路
在FPGA器件内部存在各种连接通路，用于连接器件内部的不同模块，因为FPGA期间内不得资源是按照行列的方式分布的，所以连接通路也分为行连接和列连接两种。
（3）时钟资源
A3P250系列器件中时钟资源主要包括全局时钟树和锁相环PLL两个部分。
全局时钟树负责把时钟分配到器件内部的各个单元，控制器件内部的所有单元。
锁相环PLL则可以完成分频、倍频、移相等有关时钟的基本操作。
（4）内部存储器
A3P250系列FPGA的内部存储器容量有了大幅提高，做多可以达115200bit。
（5）输入/输出引脚
A3P150器件的输入/输出引脚被分为几组，每个输入/输出组都有单独的供电电源，因而用户可以为不同的输入输出组提供不同的电压。
6.2.3FPGA芯片的I/O口
这些I/O接口是除去FPGA的电源管脚、时钟及锁相环管脚、接地管脚及特殊应用管脚等固定用途之外，用户能够直接使用I/O管脚接口，这些接口用来提供给系统复位，A/D芯片的时钟、数据和控制信号。
I/Onum：
可用作输入或输出，或者双向口，同时也可以作为LVDS
差分对的负端。
Num表示管脚序号。
在原理图的绘制之前应该通盘考虑整个系统的布线情况，然后再按照芯片手册提供的芯片的引脚逐个安排每个引脚的连接，否则将会出现在PCB布线过程中无法布通导线的情况。
在I/O线资源富裕的情况下将多余的引脚通过扩展的插针形式向外引出，这样就便于后期的升级扩展，以及系统的调试之用。
FPGA的I/O口如图6-5所示：
图6-5FPGA的I/O口
6.2.4FPGA的时钟源及锁相环接口电路
FPGA的时钟源和锁相环接口如图6-6所示：
VCCA_PLL：
锁相环引脚模拟电压输入。
用以向锁相环提供1.2V的模拟电压。
VCCD_PLL：
锁相环引脚数字电压输入。
用以向锁相环提供1.2V的数字电压。
GNDA_PLL：
锁相环模拟地。
GNDD_PLL：
锁相环数字地。
CLKnum：
锁相环时钟输入。
CLKnum：
锁相环时钟输入。
PLLnum_OUTp（I/O）：
锁相环时钟输出[11]。
PLLnum_OUTn（I/O）：
锁相环时钟输出。
图6-6FPGA的时钟源和锁相环接口
6.2.5FPGA的配置电路
FPGA是基于SRAM型结构的，其本身并不能固化程序。
DATA0：
FPGA的串行数据输入，连接至配置器件的串行数据输出管脚。
DCLK：
FPGA的串行时钟输出，为配置器件提供串行时钟。
nCSO（I/O）：
FPGA片选信号输出，连接至配置器件的nCS管脚。
ASDO（I/O）：
FPGA串行数据输出，连接至配置器件的ASDI管脚。
nCEO：
下载链器件使能输出，在一条下载链中，当第一个器件配置完成后，此信号将使能下一个器件开始进行配置，下载链的最后一个器件的nCEO应悬空。
nCE：
下载链器件使能输入，连接至上一个器件的nCEO，下载链的第一个器件的
nCE接地。
nCONFIG：
用户模式配置起始信号。
nSTATUS：
配置状态信号。
CONFIG_DONE：
配置结束信号。
七.系统软件设计
7.1FPGA芯片的VerilogHDL程序设计
VerilogHDL是一种硬件描述语言，是一种以文本形式来描述硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
VerilogHDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。
前者由GatewayDesignAutomation公司开发。
VerilogHDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言，
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