沟道长度相关参数(Leff等).doc
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1、Leff
即有效沟道长度,由于做COMS的时候,为了防止HCE(HotCarriereffect),会打LDD,再加上其他很多因素,实际的NMOS和PMOS之间的通道,并不是和PolyGate的长度一样。
如下图。
l&S$c)D&d_T半导体技术天地[SemiconductorTechnologyWorld]Leff量测方法是通过测电阻得来,总电阻R=drain端的电阻+外加电阻(比如contact的接触电阻等等)图中两条曲线表示,加两个不同的gate电压(4v,6v),在两个不同CD的Gate之下(20um,0.5um),测出来的R。
交点表示刚好Vg相同,并且有效沟道长度为0的情况,由此算出L&Z7uJ%^h0@K半导体技术天地[SemiconductorTechnologyWorld]另外还有Weff,有效沟道宽度,道理一样。
图片附件:
Leff.jpg(2007-2-500:
19,64.19K))vs;v h,H$o
T半导体技术天地[SemiconductorTechnologyWorld]2、Kappa与Beta(β)
K
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#dd1A!
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i6T估计大家对Kappa的了解是最少的。
q\e{Kappa实际上就是Poly能力的本质所在,只与Gox的厚度和电子迁移率有关,它决定了当gate开启的时候,电流的大小。
但是电流大小还会与Poly本身的尺寸有关,所以Beta是融合了Poly长宽(L/W)的Kappa。
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}8Up}fV"L:
XBo半导体技术天地[SemiconductorTechnologyWorld]当客户设计的时候,就会问fab的Kappa是多少,如果fab制程提供的Kappa不满足design的需求,客户就会在长宽(L/W)上动脑筋,长度增加,电流也增加了。
图片附件:
Kappa.jpg(2007-2-500:
19,63.48K)3.Isat
k*e6y io)S@芯片,设计,版图,晶圆制造,工艺,制程,封装,测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA即饱和电流,即Gate开启后,电流在一定drain端电压范围内不再增加。
沟道长度越短,Gate开启(Vg>Vt)时的电流越大,就越早达到饱和电流。
那么是不是Isat一定与Vt成反比呢?
大家去查任何一本半导体的书,或者问自己的师傅,一定会告诉你:
是。
4p-I0GBJc$A但是答案是不一定。
芯片制造过程中会遇到很多想像不到的问题,我带的产品确实是Isat和Vt成正比。
这个案例非常复杂,以后我会告诉大家。
芯片,图片附件:
Isat.jpg(2007-2-500:
19,52.05K)9d)n#k6b,^3j!
g4、Bv
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@$i+S(i6Kt芯片,设计,版图,晶圆制造,工艺,制程,封装,测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA这里特别说明,Bv与VBD本质上不同,Bv是Gate不开的时候,只在drain端加高压,量测drain端电流,所以量测的是source到drain的击穿,当然与沟道长度有关;VBD是量测drain到Gox的击穿,所以是评估Gox好不好的参数。
图片附件:
Bv.jpg(2007-2-500:
19,58.27K)5、Swing和DIBL
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8u;XT芯片,设计,版图,晶圆制造,工艺,制程,封装,测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA这两个参数都是MOS在sub-threshold区的参数。
在sub-threshold区,Vg略小于Vt,这个时候的通道电流不应该是强反转时候的电流,而是弱反转,即npn或pnp之间的电流。
所以一句话概括,当MOS关闭的时候,我们当然希望里面什么电流都没有,当MOS开启的时候才有电流。
4aGaXYm&q2KSwing就是这个变化程度大小的量度,如下所述。
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w/[-l&nt0H
rDIBL,即是这个现象的描述。
图片附件:
swing.jpg(2007-2-500:
19,69.63K)