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电子设计大赛论文报告格式
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**设计报告内容：
1．封面：
单独1页（见样件）
2．摘要、关键词：
中文（150～200字）、英文；单独1页
3．目录：
内容必要对应页码号
4． 设计报告正文：
一、前言：
二、总体方案设计：
包括方案比较、方案论证、方案选择
（以方框图的形式给出各方案，并简要说明）
三、单元模块设计：
① 各单元模块功能介绍及电路设计；
② 电路参数的计算及元器件的选择；
③ 特殊器件的介绍；
④ 各单元模块的联接，以一个模块为一个框，画出框的联接图并简要说明。
四、系统调试：
说明调试方法与调试内容，软件仿真放这里。
五、系统功能、指标参数：
①说明系统能实现的功能；②系统指标参数测试，说明测试方法，要求有测试参数记录表；③系统功能及指标参数分析（与设计要求对比进行）。
六、设计总结：
包括：
①对设计的小结；②设计收获体会；③对设计的进一步完善提出意见或建议。
5． 参考文献：
如：
[1]陈武凡.小波分析及其在图像处理中的应用.科学出版社，2002.01.
[2]
[3]
6． 附：
① 系统原理图；
**设计报告格式：
设计报告统一用A4纸打印，设计报告正文大标题用小三号宋体、小标题用四号宋体、内容用小四号宋体。
报告从正文开始统一编页码、左侧装订。
设计报告要求20页左右。
用AD9850激励的锁相环频率合成器
关键字：
频率合成器（14）
用AD9850激励的锁相环频率合成器
提出了一种DDS和PLL相结合的频率合成方案,介绍了DDS芯片AD9850的基本工作原理、性能特点及引脚功能,给出了以AD9850作为参考信号源的锁相环频率合成器实例,并对该频率合成器的硬件电路和软件编程进行了简要说明。
关键词：
DDS锁相环频率合成器数据寄存器
以DDS（直接数字合成）
激励的PLL（锁相环）频率合成器,是用DDS作为参考信号源,将DDS和PLL组合在一起的一种独特的频率合成器方案。
它综合了DDS和PLL频率合成器的优点,具有极高的频率分辨率、极短的换频时间和较好的噪声性能,而且频率范围宽、控制灵活,是应用于雷达、通信等领域中的一种较为先进的频率合成方案。
其电路原理框图如图1所示。
我们在实际工作中,以美国AD公司生产的DDS芯片AD9850和MITEL公司的PLL芯片SP8858为核心,完成了一款高性能的DDS+PLL的频率合成器的设计与试验,并将其应用于一无线测量接收机,收到了极好的效果。
下面介绍AD9850的基本工作原理和引脚功能等,并给出频率合成器实例的方案组成。
1AD9850的工作原理与引脚功能
1.1基本工作原理
AD9850采用先进的DDS技校,在内部集成了32位相位累加器、14位正/余弦查询表和高性能的10位D/A转换器以及一个高速比较器,其原理框图见图2。
它通过并口或串口写入的频率控制字来设定相位累加器的步长大小,相位累加器输出的数字相位通过查找正/余弦查询表得到所需频率信号的采样值,然后通过D/A变换,输出所需频率的正弦波信号。
还可以通过高速比较器将正弦波信号转换成方波,作为时钟信号输出。
输出信号的频率FDDS由下式确定：
FDDS=Δf·FCLK/232
（1）
式中,Δf为32位频率控制字的值,FCLK为工作时钟。
1.2控制方式
AD9850内部的5个8位寄存器构成一个40位的数据寄存器,储存来自外部数据总线的数据和控制字,其中32位为频率控制字、5位为相位调制字、1位是电源休眠（powerdown）功能控制,另2位储存工厂保留码（用户编程时,应将其设定为“00”）。
寄存器可通过并行或串行方式装载。
并行方式是在使能信号FQ_UD和写脉冲WCLK的控制下,通过8位数据总线D0～D7分五次来完成全部40位数据的输入,其工作时序图见图3。
在FQ_UD的上升沿,40位数据从输入寄存器打入数据寄存器,同时将地址指针复位到第一个输入寄存器。
随后,在WCLK的上升沿写入第一组8位数,并把指针指向下一个输入寄存器。
连续五次装载以后,WCLK的上升沿无效,直到复位信号Reset有效或者FQ_UD的上升沿再次来到。
串行输入方式如图4所示,
在WCLK的上升沿,40位数据由低位到高位依次从引脚25（D7）移入到输入寄存器,并在FQ_UD的脉冲作用下,一次性打入到数据寄存器,以便新芯片的输入频率（或相位）。
1.3主要性能
（1）单电源工作：
+3.3V或+5V。
（2）接口简单,可用8位并行口或串行口直接装载频率和相位调制数据。
（3）片内直高性能D/A转换器和高速比较器,可输出正弦波和方波。
（4）最高工作时钟125MHz,32位频率控制字保证在125MHz的工作时钟下频率分频率达0.0291Hz。
（5）5位调相控制字,可实现相位调制功能。
（6）频率转换速率极快,可达2.3×107次/秒。
（7）低功耗：
在125MHz时钟频率、+5V电源工作时,功耗为380mW;110MHz时钟、+3.3V工作时,功耗为155mW。
（8）工作温度范围宽：
-40℃～+85℃。
1.4引脚功能
AD9850为28脚紧缩型小外形封装（SSOP）,其管脚排列见图5,引脚功能如表1所示。
表1引脚功能
引脚名称
引 脚 功 能
D0～D7
DGND
DVDD
WCLK
FQ_UD
CLKIN
AGND
AVDD
Rset
QOUT
QOUTB
VINN
VINP
DACBL
IOUTB
IOUT
RESET
8位数据输入口,可分次并行装载40位控制数据,D7（第25脚）也可以作为串行数据输入端使用
数字地
数字电源
数据写入脉冲
频率刷新使能信号
外部参考时钟输入,可是CMOS电平的脉冲序列或者是加0.5VDD的直流偏置的正弦波信号
模拟地
模拟电源
D/A输出电流Iout的控制电阻连接端,通常接一只3.9kΩ电阻到地。
Iout=32×（1.248/Rset）
内部比较器输出端
内部比较器互补输出端
内部比较器的负向输入端
内部比较器的正向输入端
D/A内部的旁路端,通常悬空
D/A的互补输出端
D/A的输出端
复位端。
高电平时将所有数据寄存器清零,并将地址指针指向W0,同时使输入寄存器无效,相位累加器清零
2用AD9850作参考信号源的PLL频率合成器实例
2.1硬件设计
本频合器是一个频率范围1.6GHz～2.9GHz的频率合成器,其硬件组成框图如图6所示。
AD9850工作在100MHz参考时钟下,产生16MHz左右的正弦波信号,其D/A转换器的输出经过一个中心频率为16MHz、带宽为4MHz的带通滤波器之后,给PLL芯片SP8858提供鉴相标频。
SP8858是一种高性能的脉冲吞除式数字锁相环频率合成器芯片,其工作频率高达1.5GHz,片内PD采用线性的数字鉴频—鉴相器,最高鉴相频率可达5MHz;内部还包括÷16/17（或÷8/9）的双模前置分频器,两个15位的程序分频器,一个4位的吞脉冲计数器和一个13位的参考分频器。
两个程序分频器数据缓冲器可轮流工作,有助地减少频合器的换频时间。
外部的微处理器可通过对片内的三总线串行数据接口进行操作,来控制各分频器的状态和数据刷新。
AD9850和SP8858的置数由数字信号处理芯片TMS320C32的串口控制。
在我们设计的无线测量接收机中,整个系统的控制和数字信号的处理由TMS320C32完成。
为了简化系统,将TMS320C32的串行用于频率合成器的置数和频率刷新。
环路滤波器是由低噪声运放LT1028构成的有源二阶低通滤波器,VCO由HE404B和HE486B两只低噪声压控振荡器分段组成,以覆盖1.6GHz～2.9GHz的频率范围。
VCO的输出信号分成两路,一路经放大和4分频后送入SP8858进行程序分频、鉴相;另一路经由RFIC芯片ERA-A放大后作为本振信号输出。
2.2软件编程
软件编程比较简单,主要是根据AD9850和SP8858的控制字方式,由TMS320C32通过串口分别将相应控制字装载到两只芯片中去,以产生需要信号的频率。
在本例中,SP8858主要控制信号频率的粗调,其步进量Δf为4MHz;AD9850实现信号频率的细调,控制其输出频率在16MHz附近变化,步进量接近1Hz。
SP8858的编程规则可参考文献[2]。
从系统的总体设计考虑,为了与SP8858的串行送数方式一致,AD9850的数据输入方式也采用串行方式（此时,芯片的2脚应接地,3脚和4脚接VDD,数据从25脚输入）,串行装载时40位数据的功能见表2,编程时应将“W2W33W34”置“000”。
2.3测试结果
采用此方案研制的频率合成器经实用测试,其输出信号频率范围为1.5GHz～2.9GHz,频率分辨率为1Hz;输出功率为+9dBm;带内杂散抑制为-60dBc;偏离中心频率10kHz的相位噪声为-90dBc/Hz。
表2串行装载时40位数据的功能
W0
……
W30
W31
W32
W33
W34
W35
W36
W37
W38
W39
Freq
Freq
Freq
Control
Control
Power
Phase
Phase
Phase
Phase
Phase
-b0
……
-b30
-b31
-down
-b0
-b1
-b2
-b3
-b4
（LSB）
（MSB）
（LSB）
（MSB）
实践证明,在本方案中,将DDS输出端的低通滤波器改为带通滤波器,对于减小整个频率合成器的杂散噪声非常有效。
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