数字电子钟的设计.docx

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数字电子钟的设计

目      录

数字电子钟课程设计任务书…………………………………2

一摘要…………………………………………………………5

二关键字……………………………………………………5

三正文…………………………………………………………6

四总结…………………………………………………………9

五附录…………………………………………………………10

六参考文献……………………………………………………13

一、摘要

通过设计数字电子钟我们可以熟悉巩固所学的理论知识与实践技能。

学习掌握工程初步设计的基本技能。

还可以培养我们查阅技术资料的能力，培养我们综合运用所学理论知识和实践知识独立完成课题的工作能力。

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们此次设计数字钟就是为了了解数字中的原理，从而学会制作数字钟。

而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及使用方法。

且由于数字钟包括组合逻辑电路和时序电路。

通过它可以进一步学习和掌握各种组合逻辑电路和时序电路的原理与使用方法。

二、关键字

数字电子钟；CD4060;CD4511;

三、正文

1概述

数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。

秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。

将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。

“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。

“时计数器”采用24进制计数器，可以实现一天24h的累计。

译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。

整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。

校时电路是来对“时、分、秒”显示数字进行校对调整。

其数字电子钟系统框图如下:

2详细设计及实验步骤

（1）、秒脉冲信号发生器

秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。

由晶振32768Hz经CD4060分频为2Hz，再经过74LS74一次分频，即得1Hz标准秒脉冲，提供给时钟计数脉冲。

其电路图如下：

　　　　　　　　　20pF74LS74

　　10Q　1Hz

CD4060Q14C1

　　3—20pF　　　　　　　　　1D

　　　11R　　

　32768Hz22MΩ12

图2秒脉冲信号发生器

（2）、秒、分、时计时器电路设计

秒、分计数器为60进制计数器，小时计数器为24进制计数器。

。

秒信号经秒计数器、分计数器、时计数器之后。

分别得到显示电路，以便实现用数字显示时、分、秒的要求。

“秒”和“分”计数器应为六十进制，而“时”计数器应为二十四进制。

译码显示电路选用器件时应当注意译码器和显示器件相互配合。

一是驱动功率要足够大，二是逻辑电平要匹配

秒计数器、分计数器、和时计数器的计数分别输送给各自的显示译码器CD4511，在数送给各自的数码管，显示出时、分、秒的计时

（3）、校时电路

校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行校时。

K1、K2分别是时校正、分校正开关。

不校正时，K1、K2开关是闭和的。

当校正时位时，需要把K1开关打开，然后用手拨动K3开关，来回拨动一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把K1开关闭上。

校正分位时和校正时位的方法一样。

其电路图如下:

图6校正电路

四、总结

我们学习了数字电子电路和模拟电子电路，对电子技术有了一些初步了解，但那都是一些理论的东西。

通过这次数字电子钟的课程设计，我们才把学到的东西与实践相结合。

从中对我们学的知识有了更进一步的理解，让我知道设计电路的一些程序，也让我初步了解了关于数字钟的一般原理与设计理念，加深了对各种芯片逻辑功能的了解，更重要的是掌握了许多实际操作技能。

由于数字钟包括组合逻辑电路和时序电路，通过它也让我进一步学习与掌握了各种组合逻辑电路与时序电路的原理与使用方法。

这次课程设计时间前后将近两个星期，前期的准备充分与否，直接关系到设计的成败。

当我得知这次课程设计的任务是数字钟之后，马上就去图书馆查找相关资料，先对数字钟的设计有个总体的把握，顺利画出了它的总体设计框图。

接下来就是对组成数字钟的各个功能模块的设计了，这一步是本次设计的重中之重，它需要考虑很多东西，像选择什么样的芯片，多大的电阻、电容等等。

经过上网查找和与同学讨论确定了各个模块的电路，一个完整的数字钟的电路图已经形成。

通过这次课程设计，让我对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手设计操作才会有深刻理解和达到学习的目的。

在这次设计过程中，我也对word、画图等软件有了更进一步的了解，我想这会使我在以后的工作中更加得心应手。

五、附录——整机电路图

图8

元器件参数

CD4511原理：

CD4511是一个用于驱动共阴极LED（数码管）显示器的BCD码—七段码译码器，特点：

具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。

可直接驱动LED显示器。

CD4511引脚功能：

BI：

4脚是消隐输入控制端，当BI=0时，不管其它输入端状态是怎么样的，七段数码管都会处于消隐也就是不显示的状态。

LE：

锁定控制端，当LE=0时，允许译码输出。

LE=1时译码器是锁定保持状态，译码器输出被保持在LE=0时的数值。

LT：

3脚是测试信号的输入端，当BI=1，LT=0时，译码输出全为1，不管输入DCBA状态如何，七段均发亮全部显示。

它主要用来检测数7段码管是否有物理损坏。

A1、A2、A3、A4、为8421BCD码输入端。

a、b、c、d、e、f、g：

为译码输出端，输出为高电平1有效。

CD4511的里面有上拉电阻，可直接或者接一个电阻与七段数码管接口

CD4060：

CD4060来构成14级分频电路。

附图SZZ-4是CD406的管脚图。

CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。

CD4060计数为14级2进制计数器，可以将32768Hz的信号分频为2Hz，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。

12号管脚R是复位清零端，高电平有效，（复位全部级）。

在CP1（CP0）每个负变换计数器前进一个二进制数。

从3号管脚出来的频率就是2Hz，当然从2号管脚出来的频率就是4Hz，依次类推。

有上面晶体振荡器电路和分频器电路的分析，我可以画出它们之间的连接图，即是我们所需要的时钟脉冲1Hz的产生电路。

见附图数字电子钟整机图。

其中2Hz的信号我们可用于调校电路。

CD4518：

CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。

CD4518引脚功能（管脚功能）如下：

1CP、2CP：

时钟输入端。

1CR、2CR：

清除端。

1EN、2EN：

计数允许控制端。

1Q0～1Q3：

计数器输出端。

2Q0～2Q3：

计数器输出端。

Vdd：

正电源。

Vss：

地。

CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。

CD4518控制功能：

CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平

（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。

将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。

需要指出，CD4518未设置进位端，但可利用Q4做输出端。

有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。

原因在于Q4是在CP8作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。

正确接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接USS。

六、参考文献

1康华光主编数字电子技术基础高等教育出版社.