DDR3处理要求.xls

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DDRDDR要要求求规规范范1、认认识识DDRDDR：

严格的说DDR应该叫DDRSDRAM，人们习惯称为DDR，部分初学者也常看到DDRSDRAM，就认为是SDRAM。

DDRSDRAM是DoubleDataRateSDRAM的缩写，是双倍速率同步动态随机存储器的意思。

DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。

SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。

DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输率。

与SDRAM相比：

DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL（DelayLockedLoop，延时锁定回路提供一个数据滤波信号）技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器模块的数据。

DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRA的两倍。

从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针脚距离。

但DDR为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。

DDR内存采用的是支持2.5V电压的SSTL2标准，而不是SDRAM使用的3.3V电压的LVTTL标准。

DDR内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率是工作频率的两倍。

DDR2（DoubleDataRate2）SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：

4bit数据读预取）。

换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。

回想起DDR的发展历程，从第一代应用到个人电脑的DDR200经过DDR266、DDR333到今天的双通道DDR400技术，第一代DDR的发展也走到了技术的极限，已经很难通过常规办法提高内存的工作速度；随着Intel最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的DDR2内存将是大势所趋。

DDR3是针对WindowsVista的新一代内存技术（目前主要用于显卡内存），频率在800M以上，和DDR2相比优势如下：

（1）功耗和发热量较小：

吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使得DDR3更易于被用户和厂家接受。

（2）工作频率更高：

由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。

（3）降低显卡整体成本：

DDR2显存颗粒规格多为4MX32bit，搭配中高端显卡常用的128MB显存便需8颗。

而DDR3显存规格多为8MX32bit，单颗颗粒容量较大，4颗即可构成128MB显存。

如此一来，显卡PCB面积可减小，成本得以有效控制，此外，颗粒数减少后，显存功耗也能进一步降低。

（4）通用性好：

相对于DDR变更到DDR2，DDR3对DDR2的兼容性更好。

由于针脚、封装等关键特性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低成本大有好处。

目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。

2、认认识识DIMMDIMM常见的内存模组有三种：

UnbufferedDIMM（UDIMM），RegisteredDIMM（RDIMM）和SODIMM。

首先解释DIMM的含义，DIMM指DualInlinedMemoryModule，即双列直插式内存模组。

UnbufferedDIMM：

UnbufferedDIMM，指没有经过缓冲，定位在桌面市场，是市面上最常见的内存模组。

早期的SDR内存模组，有Buffered类型的，现在已经很少见了。

Buffered内存模组和后面提到的Registered内存模组并不是同一个东西，Buffered内存模组是将地址和控制信号等经过缓冲器，没有做任何时序调整（缓冲器延迟是有的）；而Registered内存模组则对地址和控制信号等进行寄存，在下一个时钟到来时再触发输出。

RegisteredDIMM：

RegisteredDIMM，其地址和控制信号经过寄存，时钟经过PLL锁相，定位在工作站和服务器市常Registered内存模组，相对于Unbuffered内存模组，优点是无论是模组级还是主板级，都更易于实现更高的容量，稳定性也有所加强，但对于单个的读写访问，会滞后一个时钟周期。

SODIMM：

SmallOutlineDIMM，定位于笔记本市常SODIMM是相对于DIMM而言的，前面提到的UnbufferdDIMM和RegisteredDIMM都隶属于DIMM，内存模组的长度等，包括金手指的信号分布在内都是一样的。

而SODIMM可以理解为小一号的内存模组。

RegisteredDIMM的时序：

RegisteredDIMM和其他内存条相比增加了两种关键的器件，PLL和register。

PLL：

PhaseLockedLoop，锁相环，在模组中起到调节时序，增加时钟驱动力的作用。

一般而言，无论是SDR还是DDR或DDR2的PLL，其输入输出管脚及其工作原理都是相似的。

应用在内存模组上的PLL一般都有一个时钟输入，一个Feedback反馈输入，数个时钟输出及一个Feedback反馈输出。

PLL的两个输入间为零延迟，也就是，FBin和CKin之间的相位差为零；而所有输出包括FBout之间也是零相位差。

3、DDRDDR信信号号分分析析目前，比较普遍使用中的DDR2的速度已经高达800Mbps，甚至更高的速度，如1066Mbps，而DDR3的速度已经高达1600Mbps。

对于如此高的速度，从PCB的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序，目前，有很多EDA工具可以对它们进行很好的计算和仿真，其中CadenceALLEGROSI-230和AnsoftsHFSS使用的比较多。

A.PCB的的叠叠层层（stackup）和和阻阻抗抗对于一块受PCB层数约束的基板（如4层板）来说，其所有的信号线只能走在TOP和BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为VCC平面层，Vtt和Vref在VCC平面层布线。

而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小了，从而提高了PI。

互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号。

另外，所有的匹配电阻必须上拉到VTT，且保持50Ohms，ODT的设置也必须保持在50Ohms。

在DDR3的设计时，单端信号的终端匹配电阻在40和60Ohms之间可选择的被设计到ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。

而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70Ohms之间。

而差分信号的阻抗匹配电阻始终在100Ohms。

B.互互联联通通路路拓拓扑扑对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，所以不需要任何的拓扑结构，然而列外的是，在multi-rankDIMMs（DualInLineMemoryModules）的设计中并不是这样的。

在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。

而对于ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适的拓扑结构，图2列出了一些相关的拓扑结构，其中Fly-By拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（Stub）。

对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的短。

Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个4层板上是容易实现的。

另外，树形拓扑结构要求AB的长度和AC的长度非常接近。

考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的约束要求，在基于4层板的DDR3设计中，最合理的拓扑结构就是带有最少短线（Stub）的菊花链式拓扑结构。

对于DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。

然而，菊花链式拓扑结构被证明在SI方面是具有优势的。

对于超过两片的SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑结构。

图3显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中，只有A和D是最适合4层板的PCB设计。

然而，对于DDR2-800，所列的这些拓扑结构都能满足其波形的完整性，而在DDR3的设计中，特别是在1600Mbps时，则只有D是满足设计的。

C.时时延延的的匹匹配配在做到时延的匹配时，往往会在布线时采用trombone方式走线，另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。

不幸的是，但所有这些弯曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延是不等的。

显然，上面讲到的trombone方式在时延方面同直走线的不对等是很好理解的，而带过孔的走线就更加明显了。

在中心线长度对等的情况下，trombone走线的时延比直走线的实际延时是要来的小的，而对于带有过孔的走线，时延是要来的大的。

这种时延的产生，这里有两种方法去解决它。

一种方法是，只需要在EDA工具里进行精确的时延匹配计算，然后控制走线的长度就可以了。

而另一种方法是在可接受的范围内，减少不匹配度。

对于trombone线，时延的不对等可以通过增大L3的长度而降低，因为并行线间会存在耦合，其详细的结果，可以通过SigXP仿真清楚的看出，L3长度的不同，其结果会有不同的时延，尽可能的加长S的长度，则可以更好的降低时延的不对等。

对于微带线来说，L3大于7倍的走线到地的距离是必须的。

trombone线的时延是受到其并行走线之间的耦合而影响，一种在不需要提高其间距的情况下，并且能降低耦合的程度的方法是采用sawtooth线。

显然，sawtooth线比trombone线具有更好的效果，但是，它需要更多的空间。

由于各种可能造成时延不同的原因，所以，在实际的设计时，要借助于CAD工具进行严格的计算，从而控制走线的时延匹配。

考虑到在图2中6层板上的过孔的因素，当一个地过孔靠近信号过孔放置时，则在时延方面的影响是必须要考虑的。

先举个例子，在TOP层的微带线长度是150mils，BOTTOM层