奇数分频器VHDL设计文档格式.docx
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signals1,s2:
std_logic;
--内部信号s1,s2
signalcnt:
integerrange0topreset-1;
--模为preset的计数信号
begin
P1:
process（clk,reset）--计数器
begin
ifreset='
1'
then
cnt<
=0;
elsifclk'
eventandclk='
ifcnt=0then
cnt<
=preset-1;
ELSE
=cnt-1;
endif;
endif;
endprocess;
P2:
process（clk,reset）--信号1
s1<
='
;
ifcnt=0then--计数信号为0时，S1翻转
s1<
=nots1;
else
=s1;
P3:
process（clk,reset）--信号2
begin
s2<
0'
ifcnt=（preset-1）/2then--计数信号为N时，S2翻转
s2<
=nots2;
=s2;
clkout<
=s1xors2;
--异或输出
endbehave;
程序说明：
以上程序实现任意奇数为preset的50％占空比分频，计数器cnt的模值为preset，计数器是为了控制信号S1和信号S2，使两信号保持恒定的时间差。
信号S1为上升沿触发，在cnt＝0时翻转，信号S2为下降沿触发，在cnt=（preset-1）/2时翻转。
然后将S1和S2异或输出，这样就实现了preset的50％占空比分频。
3仿真波形
本设计选用的是FLEX10K系列器件，仿真波形如图所示。
图中预置值为７，即分频器分频值为7，由图中的波形可以看出，结果正确。
波形分析：
计数器cnt的模值为7，信号S1是上升沿触发，cnt＝0时翻转，S2是下降沿触发，cnt＝（7-1）/２=３时翻转，然后将S1和S2异或输出，这样就实现了50%占空比的7分频。
半整数分频器
1 引言
在数字系统设计中，分频器是一种基本电路。
整数分频器的实现非常简单，可采用标准的计数器来实现。
但在某些场合下，时钟源所给频率与所需频率不成整数倍关系，譬如把12MHZ的时钟频率分频为1.024MHZ的时钟，分频系数为11.71875，此时可采用小数分频器进行分频。
这类问题在通信ASIC的设计中用的比较多。
作为小数分频器的一个特例，本程序完成的是半整数分频器的设计。
2 半整数分频器的基本原理
设有一个5MHZ的时钟源，但电路中需要产生一个2MHZ的时钟信号，这时就需要设计一个分频比为2.5的分频器，可采用以下方法：
设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲，就可以得到分频系数为2.5的小数分频器。
实现扣除的电路是由二分频器和异或逻辑组成。
采用类似的方法，可以设计出分频系数为任意半整数的分频器。
3 电路组成
设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、二分频器和一个异或门组成，如图
（一）所示。
4 VHDL程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYdecountIS
PORT（inclk:
INSTD_LOGIC;
--时钟源
INSTD_LOGIC_VECTOR（3DOWNTO0）;
--预置分频值N
outclk:
BUFFERSTD_LOGIC）;
--输出时钟
ENDdecount;
ARCHITECTUREdecount_archOFdecountIS
SIGNALclk,divide2:
STD_LOGIC;
--clk：
异或门输出；
--divide2：
二分频器输出
SIGNALcount:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
clk<
=inclkXORdivide2;
--inclk与divide2异或后，
--作为模N计数器的时钟
PROCESS（clk）
IF（clk'
）THEN
IF（count="
0000"
count<
--置整数分频值N
outclk<
=count-1;
--模N计数器减法计数
ENDIF;
ENDPROCESS;
PROCESS（outclk）
IF（outclk'
eventandoutclk='
divide2<
=notdivide2;
--输出时钟二分频
ENDIF;
ENDdecount_arch;
说明：
以上程序实现对时钟源inclk进行分频系数为N-0.5的分频，得到输出频率outclk。
Preset输入端口是预置分频值N，本程序中preset设为4位宽的位矢量，即分频系数为16以内的半整数值。
若分频系数大于16，需同时增大preset和count的位宽，两者的位宽应始终一致。
五仿真波形
本设计选用的是MAX7000系列的EPM7032LC44-15器件实现，仿真波形如图
（二）所示。
图中预置值设为3，即分频器分频值为2.5，由图中outclk与inclk的波形可以看出，outclk会在inclk每隔2.5个周期处产生一个上升沿，从而实现分频系数为2.5的分频器。
设计题目
1．设计一个按键脉冲宽度处理电路。
假设按键的高电平脉冲宽度可能为10－100个时钟宽度，设计一个电路使每次按键在按键松开（释放）时输出一个时钟周期的高电平脉冲。
根据代码画出电路结构示意图。
源程序如下：
ENTITYkeyIS
PORT（clk,key_in:
key_out:
OUTSTD_LOGIC）;
ENDENTITY;
ARCHITECTUREbehavOFkeyIS
SIGNALq1,q2:
PROCESS
WAITUNTILRISING_EDGE（clk）;
q1<
=key_in;
q2<
=q1;
key_out<
=q2andnot（q1）;
ENDbehav;
仿真结果：
电路图：
2．设计帧同步检测电路，输入位宽1位的二进制序列及时钟，输出高电平脉冲的检测结果。
对输入的二进制序列检测帧同步序列“01011”，即当输入的二进制序列中出现帧同步序列时，输出一个高电平脉冲。
源程序（对连续输入信号进行检测）：
ENTITYfindIS
PORT（clk,input:
find_out:
ENDfind;
ARCHITECTUREbehavOFfindIS
SIGNALlocal_PN:
STD_LOGIC_VECTOR（4DOWNTO0）;
eventANDclk='
local_PN（0）<
=input;
local_PN
（1）<
=local_PN（0）;
local_PN
（2）<
=local_PN
（1）;
local_PN（3）<
=local_PN
（2）;
local_PN（4）<
=local_PN（3）;
find_out<
='
WHENlocal_PN="
01011"
ELSE'
--检测到01011时，find_out输出为1
输入为：
1 01011 00111 01011 11011011，由图中可以看出，结果正确。
3.设计可以对两个运动员赛跑计时的秒表，要求如下：
（1）秒表的输入只有时钟（clk）和一个按键（key），假设key已经经过防抖动和脉冲宽度处理，每按一次key产生持续一个时钟周期的高电平脉冲，可以满足设计的需要，不需要对key再做任何处理。
（2）秒表输出用0－59的整数表示，不需要对十位和个位分别计数，不需要7段译码。
（3）键key的功能如下：
（A）按第一下key，开始计数，并输出计数值；
（B）第一个运动员到终点时按第二下key，秒表记住第一个运动员到终点的时间，但还在继续计数并输出计数值；
（C）第二个运动员到终点时按第三下key，停止计数，这时输出的计数值就是第二个运动员用的时间；
（D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值；
（E）按第五下key，秒表清0，开始新的周期。
（4）画出秒表的状态转移图，标明各个状态的转移条件和输出。
（5）用VHDL完成秒表的设计。
解答：
状态转移图如下：
源程序：
ENTITYsecIS
PORT（clk,key:
sec_out:
OUTINTEGER）;
ENDsec;
ARCHITECTUREbehavOFsecIS
TYPEstatesIS（st0,st1,st2,st3,st4）;
SIGNALcurrent_state,next_state:
states;
PROCESS（key） --状态转移
IF（key='
current_state<
=next_state;
PROCESS（current_state） --定义次态
BEGIN
CASEcurrent_stateIS
WHENst0=>
next_state<
=st1;
WHENst1=>
=st2;
WHENst2=>
=st3;
WHENst3=>
=st4;
WHENst4=>
=st0;
WHENOTHERS=>
ENDCASE;
PROCESS（clk） --定义现态
variabletime1,time2:
INTEGER;
--定义局部变量
IF（clk'
sec_out<
=0;
time1:
time2:
--清零
=time1+1;
--time1自动加１
time2:
=time2+1;
--time2自动加1
=time1;
--计时输出
--time1停止计时，time2继续
=time2;
--time2停止计时，--此时输出即为第二个运动员的时间
--输出第一个运动员的时间
time1:
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