一TTL逻辑门电路的参数测试Word格式.docx
《一TTL逻辑门电路的参数测试Word格式.docx》由会员分享，可在线阅读，更多相关《一TTL逻辑门电路的参数测试Word格式.docx（32页珍藏版）》请在冰豆网上搜索。
（5）如果怀疑芯片坏了，对于SSI或简单功能的MSI，可以通过测试它的逻辑功能，迅速判断芯片的好坏。
实验一TTL逻辑门电路的参数测试
、实验目的
1.学习TTL集成与非门逻辑功能和主要参数的测量方法。
2.通过测试TTL与非门的电压传输特性，进一步理解门电路的重要参数及其意义。
3.了解一般的集成门电路器件的常用封装形式和引脚排列规律，掌握使用方法。
4.熟悉数字电子技术实验箱的结构和使用方法。
:
■、实验原理
实验中使用74LS00四-2输入“与非”门和
74LS20二-4输入“与非”门。
其引脚排列
如图1—1和图1—2所示。
1AWIV2A2B2¥
GND
1.与非门的逻辑功能
与非门的逻辑功能是：
当输入端中有一个或一个以上是低电平时，输出端为高电
平；
只有当输入端全部为高电平时，输出端才是低电平（即有“0得“1,全“1得“0”）
2.四-2与非门74LS20的主要参数
1）低电平输入电流IiL:
是指被测输入端接地，其余输入端悬空，输出端空载时，
由被测输入端流出的电流值。
在多级门电路中，|iL相当于前级门输出低电平时，后级向
前级门灌入的电流，因此它关系到前级门的灌电流负载能力，即直接影响前级门电路带
负载的个数，因此希望|iL小些。
2）高电平输入电流IiH:
是指被测输入端接高电平，其余输入端接地，输出端空载时，流入被测输入端的电流值。
在多级门电路中，它相当于前级门输出高电平时，前级
门的拉电流负载，其大小关系到前级门的拉电流负载能力，希望|iH小些。
由于IiH较小，
难以测量，一般免于测试。
3）扇出系数N。
：
扇出系数No是指门电路能驱动同类门的个数，它是衡量门电路负
载能力的一个参数，TTL与非门有两种不同性质的负载，即灌电流负载和拉电流负载，因此有两种扇出系数，即低电平扇出系数N°
l和高电平扇出系数N°
h。
通常liHVIiL,
则Noh>
NoL，故常以N°
l作为门的扇出系数。
4）电压传输特性：
TTL门的输出电压V。
随输入电压Vi而变化的曲线Vo=f（Vj）称
为门的电压传输特性（如图1-3所示），通过它可读得门电路的一些重要参数，如输出高
电平VoH、输出电平VoL、关门电平Voff、开门电平VoN、阈值电平VT及抗干扰容限VNL、
Vnh等值。
5）空载导通功耗P0N
TTL与非门的
电压传输特性
指输入全部为高电平、输出为低电平且不带负载时的功率损耗。
6）空载截止功耗Poff:
指输入有低电平、输出为高电平且不带负载时的功率损耗。
7）噪声容限：
电路能够保持正确的逻辑关系所允许的最大抗干扰值，称为噪声电压
容限。
输入低电平时的噪声容限为Voff~V|L，输入高电平时的噪声容限为Vih~V°
N。
通常TTL门电路的VIH取其最小值2.0V,VIL取其最大值0.8V。
8）平均传输延迟时间Tpd:
它是与非门的输出波形相对与输入波形的时间延迟,
是衡量开关电路速度的重要指标。
一般情况下，低速组件的Tpd约为40~60ns,中速组
件的Tpd约为15~40ns，高速组件的Tpd为8~15ns，超高速组件的Tpd小于8ns。
一个与
非门的平均传输延迟时间可以通过下式近似计算：
Tpd=T/6,T为用三个门电路组成振
荡器的周期。
注：
一般集成电路有74LS系列的低功耗肖特基TTL电路和74HC系列的高速CMOS电路。
它们在逻辑上兼容，但具体物理参数不同。
CMOS电路输出高电平~Vcc,输出低电平~0V（规定输入高电平电压》0.7VCC,输入低电平电压w0.3Vcc）,在我们的实验中Vcc=+5V。
TTL电路的输出高电平为2.4〜3.6V，输入开门电平1.4〜1.8V，输出低电平为0〜
0.5V，输入关门电平0.8〜1V。
在实验中采用同一电源，经实际测定可以直接联接，但有些条件下须要通过接口转
接，用74LS门电路驱动74HC门电路时，输出高电平电压应大于3.5V。
而74HC门电
路驱动74LS门电路时要加下拉电阻，扇出系数应小于10。
三、实验设备及器件
数字电子技术实验箱、万用表、集成芯片74LS00、74LS20、导线等。
四、实验内容
1、“与非”门逻辑功能测试
选用双4输入与非门74LS20或74LS00集成块各一片，按图1—4电路图和所标
引脚接线，输入端A、B、C、D按表中给出逻辑电平组合，观测出对应的逻辑电平，
并填入表1-1中。
（74LS00的接线原理与上相同）
表1—174LS204输入“与非”门测试
输入端
输出端Y
ABCD
逻辑状态
0000
1000
0001
1001
0010
1010
0011
1011
0100
1100
0101
1101
0110
1110
0111
1111
2、74LS20主要参数的测试
（1）分别按图1-5的（a）、（b）、（c）、（d）、（e）接线并进行测试，将测试结果记入表1
Vet
Y*5V
-2中。
在图（e）中，调节可调电位器使得电压
图1-5（e）
图1-6
表1-2
lccL（mA）
lccH（mA）
IiL（mA）
liH（AA）
IoL（mA）
UoL
（2）按图1-6接线，调节电位器Rw，使W从O向高电平变化，逐点测量Vi和Vo的对应
值，记入表1-3中。
表1-3
Vi（V）
0.2
0.4
0.6
0.8
1.0
1.5
2.0
2.5
3.0
3.5
4.0
Vo（V）
五、实验报告
1•实验目的；
2•实验原理；
3.实验仪器；
4.实验电路；
5•实验内容及实验步骤、实验数据；
6•记录、整理实验结果，并对结果进行分析。
7、画出实测的电压传输特性曲线，并从中读出各有关参数值。
附1集成电路芯片简介
数字电子技术实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图1-1、
1-2所示。
识别方法是：
正对集成电路型号（如74LS20）或看标记（左边的缺口或小圆点标
记），从左下角开始按逆时针方向以1,2,3,…依次排列到最后一脚（在左上角）。
在标准
形TTL集成电路中，电源端VCC一般排在左上端，接地端GND—般排在右下端。
如74LS20为14脚芯片，14脚为Vcc,7脚为GND。
若集成芯片引脚上的功能标号为NC,则表示该
引脚为空脚，与内部电路不连接。
附2:
TTL集成电路使用规则
1、接插集成块时，要认清定位标记，不得插反。
2、电源电压使用范围为+4.5V〜+5.5V之间，实验中要求使用=+5V。
电源极性绝对不允许接错。
3、闲置输入端处理方法
（1）悬空，相当于正逻辑“1”。
对于一般小规模集成电路的数据输入端，实验时允许
悬空处理。
但易受外界干扰，导致电路的逻辑功能不正常。
因此，对于接有长线的输入端，
中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
（2）直接接电源电压Vcc（也可以串入一只1〜10KQ的固定电阻）或接至某一固定电压（+2.4WV<
4.5V）的电源上，或与输入端为接地的多余与非门的输出端相接。
（3）若前级驱动能力允许，可以与使用的输入端并联。
4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。
当R<
680Q时,输入端相当于逻辑“0”当R>
4.7KQ时，输入端相当于逻辑“1”对于不同系列的器件，要求的阻值不同。
5、输出端不允许并联使用，否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为了使后级电路
获得较高的输出电平，允许输出端通过电阻R接至Vcc，一般取R=3〜5.1KQo
实验二组合逻辑电路的分析和设计
一、实验目的
1.熟练掌握组合逻辑电路的分析、设计与测试的基本方法。
2.学习用小规模集成电路设计组合逻辑电路的方法。
3.学习用中规模集成电路实现组合逻辑函数的方法。
二、实验原理
1.组合电路是最常见的逻辑电路，可以用一些常用的门电路来组合成具有其它功能的
门电路。
2.组合逻辑电路的分析是根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表
达式或真值表，从而确定该电路的逻辑功能。
3.组合逻辑电路的设计过程是在理想情况下进行的，即假设一切器件均没有延迟效
应。
设计组合电路的一般步骤为：
（1）根据设计任务的要求确定输入、输出变量，并列出
真值表；
（2）用逻辑代数或卡诺图化简法求出简化的逻辑表达式，并按实际选用逻辑门的
类型修改逻辑表达式；
（3）根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑
电路；
（4）用实验来验证设计的正确性。
数字电子技术实验箱、万用表、集成芯片74LS00、74LS86、74HC20、74HC138、74HC151
导线等。
1、分析、测试用与非门74LS00组成半加器的逻辑功能
（1）写出图2-1所示电路的逻辑函数表达式；
图2-1
（2）根据逻辑函数表达式列出真值表，并填入表2-1中;
表2-1
输入变量
输出变量
A
B
S
C
1
（3）根据图2-1在数字电子技术实验箱上连线，输入信号接至数据开关上，输出信号
接逻辑电平显示。
按表2-1进行逻辑状态测试，检验理论分析和实际验证是否一致。
2、用与非门74LS00和异或门74LS86设计全加器
（1）写出全加器的逻辑函数表达式；
（2）根据逻辑函数表达式列出真值表，并填入表2-2中；
表2-2
Ai
Bi
G」
Si
Ci
（3）根据设计的电路图，在数字电子技术实验箱上连线，输入信号接至数据开关上,
输出信号接逻辑电平显示。
按表2-2进行逻辑状态测试，检验理论分析和实际验证是否一致。
3、用3-8译码器74HC138、四输入与非门74LS20或二输入与非门74LS00设计全加
器
根据所设计的电路接线，按照表2-2的全加器真值表检验设计电路的正确性，并将测试
结果列在自拟的表格中。
4、用8选1的数据选择器74LS151设计全加器
5•实验内容及实验步骤、实验数据以及设计的电路图；
附：
所用集成芯片的引脚排列
1.74LS138引脚排列及功能表
T*5V）6
输入
输
出
AA.
Ye
S2+Ss
^2
打
Y；
Yi
门
y3
百
Y;
Y-：
2
加
A.
13
u
L
3
c
卄
I
J
¥
12
Va
i
5
$
6
s
Y?
7
pi
GND
X
吐
tnm-iI匕饷*工•J】”urc.•ji口
2.74HC138引脚排列及功能表
参见教材P145-P146页。
3.
74HC151引脚排列
VccD4D5D607AOA1A2
74LS151
LUL2JL2JLUIUL6JLLH«
D3D2D1DflYY"
4.74LS86引脚排列
^cc（|A4B413A3B3T
U4nUllUJIllJJ10IJ9lie1
[
-lr
□1
LUL2JL
31L4JIS1I6II7I
IAIEIT2血2B2YGND
74LS86
实验三触发器及其应用
1掌握基本RS锁存器，JK、D和T触发器的逻辑功能；
2.掌握集成触发器的逻辑功能及使用方法；
3.熟悉触发器之间相互转换的方法；
4.掌握触发器的应用。
触发器具有两个稳定状态，用以表示逻辑状态“1和“0,”在一定的外界信号作用下，可
以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，
是构成各种时序电路的最基本逻辑单元。
1、基本RS锁存器
图3-1为由两个与非门交叉耦合构成的基本
RS锁存器，它具有置“0”置“1和保持
三种功能。
表
3-1为基本RS锁存器的功能表。
石
Q1
说明
宿
愷发書伏态干定.干北怖
Q
D
耳非门组说的墓本席吊绘发聆的祥卄袤
表3-1
图3-1
2、JK触发器
常用作缓冲存储器、移位寄存器和计数器。
在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触
发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
其触发方程是
16
15
14|
12l
11|
1o|
9
Vcc1RD2RD
2CP2K
2J
2SD
2Q
74LS112
1CP1K1J
1SD1Q
1Q
1|
4
表:
8
「
Rd
Qn1二JQnKQn，引脚功能及逻辑符号如图3-2所示
1JC11K
QjT
CPK
，逻辑功能见表3-2。
1—0
SD
图3-2
CT"
4LSU2的功能农
输入
功能说明
KCP
尹
<
2*
K1
fi7
e*
计魏
fit持
XX
不允许
3、D触发器
可用作数字信号的寄存、移位寄存、分频和波形发生等。
其触发方程是Q「1=D,
引脚功能及逻辑符号如图3-3所示，逻辑功能见表3-3。
lQ
C11D
yx.
CP
r-C
14|13|12|1l|109|8I
Vcc2Rd2DCPSd2Q2Q
）74LS74
1Rd1D1gp1尹1Q1QG”D
Sd
i|7T
图3-3
表3-3
CT'
4LS^4的功能表
入
出|
瓦
—fl*t
异涉置0
异BI
■4
t
H1
en
e7
保持
4、触发器之间的相互转换
（1）将JK触发器的J、k两端连在一起，并认它为T端，就得到所需的T触发器。
其触发方程是Qn1=T-Qn，电路如图3-4（a）所示。
（2）将JK触发器的J、k两端连在一起，并令其为1,就得到了T'
触发器。
其触发方
程为Qn"
=Qn，电路如图3-4（b）所示。
图3-4（a）
（3）D触发器可以转换成T'
触发器，电路如图3-5（a）所示。
图3-5（a）（b）
（4）JK触发器转换成D触发器，电路如图3-5（b）所示。
（5）D触发器转换成JK触发器，电路自行设计。
5、触发器的应用
触发器是构成各种时序电路最基本的逻辑单元，可构成各种类型的计数器和寄存器之
类的控制电路。
数字电子技术实验箱、万用表、集成芯片74LS00、74LS74、74LS112、导线等。
1、测试基本RS锁存器的逻辑功能
按图3-1接线，R、S端接数据开关，Q端和Q接至逻辑电平显示，改变R、S，
观察Q和Q端的状态，记录在表3-4中。
表3-5
R
2.、测试双JK触发器74LS112逻辑功能
（1）测试JK触发器的复位、置位功能
任取一只JK触发器，Rd、Sd、J、K端接数据开关，CP端接单次脉冲源，Q和Q端接至逻辑电平显示。
要求改变RD、SD（J、K、CP处于任意状态），观察Q和Q端的状态，记录在表3-5中。
RD
（2）测试JK触发器的逻辑功能
按表3-6的要求改变J、K、CP端状态，观察Q和Q端状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿。
表3-6
测试要求及记录结果
K
Qn41
Qn=0
Qn=1
0t1
1t0
0T1
1T0
（3）将JK触发器接成T触发器，改变T端的状态，观察Q端状态变化，并将结果记
入表3-7中。
表3-7
T
（4）将JK触发器接成T'
触发器，改变T'
端的状态，观察Q端状态变化，并将结果记
入表3-8中。
表3-8
Q*
0T1
1T0
3.、测试双D触发器74L
升级会员 