二年级数学下册长度单位换算练习题1Word文件下载.docx
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描述总线操作的CPU时序有三级
指令周总线周时钟周指令周期InstructionCycl
8086CP执行一条指令所需要的时间称为指令周InstructionCycl
、一个指令周期由一个或若干个总线周期组成，不同指的指令周期不是等长的，最短为一个总线周期，长的指周期，如乘法指令周期，长12个时钟周期。
总线周期（BusCycle）
1、8086CPU要通过总线才能与外部交换信息，CPU通过线与外部（存储器I/）交换一次信息，称为一次总线操作。
2、执行一个总线操作所需要的时间称为一个总线周期（Bus
Cycle），也称机器周期（MachineCycle）。
3、根据总线操作功能的不同，有多种不同的总线周期，如存储器读周期、存储器写周期、I/O读周期、I/O写周期。
时钟周期
8086的基本总线周期需要4个时钟周期
个时钟周期编号总线周期中的时钟周期也被称作状态”时钟周期的时间长度就是时钟频率的倒数
一个基本的总线周期通常包含4个T状态
用于等待存储器或I/O接口相应的等待状态TTTTTTTTTTTTTTTTTTTiwi3w4343ii4112212w总线周期间的空闲状态一个总线周期
的总线周期图8086CPU
数据传输过程
T状态：
CPU发存储单元的20位地址信息或I/O端口的16/8地址信息信号，并发地址锁存允许ALE信号，将BH址信息和信锁存到地址锁存8282中。
CPU通BH信号确定是读存储器还是I/端口。
M/I状状态信息输出，同时发读有效（写有R信号，启动所选中的存储单）和数据允DEWI/端口
在下降沿CPU采样READY，若所选中的存储单元或I/端口能期间准备好数据，READY=1；
否则READY=过后插TCP再在插入的Tw下降沿READ，直READY=为止。
选中的存储单元或I/O口把数据送到数据总D上
状态的上升沿或插T的上升沿CPU在=0和DT/DE的情况下，读数据总线=
T：
完成当前数据的采样，结束当前的总线周期状4
5.28086/8088CPU的引脚信号
8086/8088CPU
采4个引脚的双列直插式封装形式为了解决功能多与引脚少的矛盾8086/8088CPU采用引脚复用技术，采用分时复用的地数据总线。
8086808840V1（5V）GNDV1GND40（5V）CCCCA2AD2AD3939A15141415A/S/3331311133AA/S/11214133A5/S/11151133A//111133AS（HIGHBHE/MN/MAMN/M33RRAA33HOLD（RQ/GA1133AHOLD（RQ/GHLDA（RQ/GHLDA（RQ/G3131AAWR（LOCKWR（LOCK21AA21M/IO（M/IO（21A1A2DT/R（1DT/R（21AA2DEN（ADEN（A1212ALE（QALE（QA1A221INTA（QINTA（Q12NM2NM1TESTES221INTINT18READ1CL21CL2READYRESEGN22GN2RESE2外部引脚2.58086/8088CP图
8086CPU和8088CPU区别
1.内部结构的区别
8088CP8086CP的内部结构基本相同，都是16的内部结构，只外部数据总线的宽度不同。
808的外部数据总线1位，8088的BIU对外部提位的数据线，所以808为1位CPU。
8086CPBI的指令队列，8088CP内BI中只有一字的指令队列。
当808指令队列个字节的空（808队列2个字节空余）时BI在执行单元不需要数据访问时将自动取指令到指令列。
2.外部引脚的区别
8081根数据线，与地址A分时复用，而1808只根数据线与地址AA分时复用；
808一次可读位1位数据8088读写16位的据需要两次访问存储器或端口
2号引脚的相位不同
3号引脚定义不同
5.28086/8088的两种组态模式
最小组态模式
构成小规模的应用系808本身提供所有的系统总线信号最大组态模
构成较大规模的应用系统，例如可以接入数值协理8087
共同形成系统总线信828和总线控制808?
两种组态利用MN/MX*（33号）引脚区别
MN/MX接高电平为最小组态模MN/MX接低电平为最大组态模两种组态下的内部操作并没有区
本书以最小组态展开基本原通常在信号名称
上划线（如M）或星号（如MX
表示低电平有效
5.38086CPU最小模式下的引脚信号及功能
外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：
指引脚信号的定义、作用通常采用英文单词或其引脚的功写表信号的流信号从芯片向外输出有效电还是从外部输入芯片或者是双向三态能起作用的逻辑电输出正常的低电平、高、低电平有效升、下降边沿有电平外，还可以输出阻的第三态
最小模式下的引脚信号及功能5.38086CPU
8086个引脚（总线）信号分类学习这40（5V）V140GNDCCAD239AD151A38A/、数据和地址引脚131A37A/1241A36A/1151、读写控制引A3/11A3BHE/A3MN/M、中断请求和响应引A3RA13HOLD（RQ/GHLDA（RQ/G31A、总线请求和响应引WR（LOCK2A1M/IO（2A1A12DT/R（、其它引A12DEN（A12ALE（Q）
00NMI1724INTA（QS）1TEST2318INTRCLK1922READYRESET2120GND
1、数据地址引脚
1.地址、数据引脚线
AD～AD（Address/DataBus）：
1分时复用的地址数据引脚线，具有双向、三态功能。
在总线周期间作地址用，此时输出存储单1的1位地
期间作数据用，是双向的。
当CPU响1中断时，以及系统总线处理“保持响应”状态时，AD～A都处于悬空状态15
A/S～A/S：
361619地址/状态分时复用，输出引脚。
期间，作地址，对存储单元进行读写时，高11位地址输出；
就组合在一起构成20位111址总1期间作状态线用状态为低电平表8086/8088CP正与总线相连。
状态表示当前中断允许标I的状态，如果IF=1表当前允许可屏蔽中断请求IF=表明当前禁止可屏蔽中断
S正在使用哪一个段寄存CP状态组合起来指4
表2-2S、S组合与当前段的关系表3当前使用的段寄存0E段寄存
0S段寄存
1存储器寻址时C段寄存器I/端口则不需
1段寄存DS
2、读写控制引脚
ALE（AddressLatchEnable）
地址锁存允，输出、三AL引脚高电平有效当复用引A~A/~/S正在传送地址?
111息CP提AL有效电平，将地址信息锁存到地址锁器中。
2、读写控制引脚（续1）
IO/M*（InputandOutput/Memory）
I/或存储器访，输出、三该引脚输出高电平时，表CP将访问I/O端口，这地址总~提1I/口地1该引脚输出低电平时，表CP将访问存储器，这时址总~位存储器地2提19
2、读写控制引脚（续2）
WR*（Write）
写控，输出、三态、低电平有有效时，表CP正在写出数据给存储器或I/O端口RDRea
读控，输出、三态、低电平有?
端口读入数I/正在从存储器CP有效时，表?
2.读写控制引脚（续3）
IO/M*、WR*和RD*是最基本的控制信号组合后，控制4种基本的总线周
IO/M*WR*RD*总线周存储器
存储器
I/
I/O
2、读写控制引脚（续4）
READY（ready）准备就绪信号：
存储器和I/O就绪
使CPU和低速的存储器或I/O设备之间实现速度匹配的信号
READ为高电平时，表示内存I/设备已准备就绪可以立即进行一次数据传输
CP在每个总线周期状态READY引脚进行检测若检测READY=，则总线周期按正常时序进行读、操作不需要插入等待状。
若测得READY=0，则示存储器I/设备工作速度慢，没有准备好数据，CP之间自动插入一个或几个等待状态T来延长总线周期，直到检测READ为高电平后，才使CPU出等待进状态，完成数据传送。
4
2、读写控制引脚（续5）
DEN*（DataEnable）
数据允许信号，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据。
DT/RDataTransmit/Receiv
数据发接，控制数据传送的方该信号表明当前总线上数据的流高电平时数据CP输出（发送（接收CP低电平时数据输?
3、总线请求和响应信号
HOLD（HoldRequest）总线保持请求信号HLDA（HoldAcknowledge总线保持响应信号HOL总线保持请求信:
最小模式系统中，CPU（8086/8088以外的其它总线控制
器，DM控制器申请使用系统总线的请求信号。
3、总线请求和响应信号（续1）
HLDA总线保持响应信号:
）HOL的响应信号
请求响应过程CP测得总线请求信号HOLD引脚高电，如CP又允许让出总线，则在当前总线周期束时或状态期间发HLD高电平信号，表示CP让出总线使用权，同时总地址总线、数据总线、控制）置为高阻抗状态。
当总线使用完毕，总线请求信HOL变为低电平，总线响应信HLDA也转为无效重新获得总线控制CPU
4、中断请求和响应信号
中断请求和响应操作有两种类型的中断：
非屏蔽中可屏蔽中
非屏蔽中断请求信NMINT可屏蔽中断请求信中断响应信INTA
4、中断请求和响应信号（续1）
NMI非屏蔽中断请求信号：
当该引脚电平出现由低到高变化时，不管中断允许标志IF是0或1，CPU就会在当前指令周期结后响应中断请求，转去执行中断处理程序。
INT可屏蔽中断请求信号INT信号高电平时，表示外设备有中断请求CP在每个指令周期的最后一个T状态测此引脚，一旦测得此引脚为高电平，并且中断允许标志IF=，CP在当前指令周期结束后，响应中断请求，转执行中断处理程序
CP响应可屏蔽中断后发给请中断响应信INTINT中断设备的回答信号，对中断请求信INTR的响应。
目为了获取中断类型码。
5、其它引脚
RESET
复位请，输入、高电平有该信号有效，将CP回到其初始状在复位状态CP内部的寄存器初始
表2-3复位后寄存器状态
寄存器状态
标Re清
FFFFC
0000ESID清指令流队
复位后将FFFF:
0000的逻辑地址，即物理地FFFF0处开始执行程序。
5、其它引脚（续1）
CLK（Clock）
时钟输系统通过该引脚CP和总线控制提供内部定时脉冲。
8086/8088CP的时钟一般都是由时钟发生器Intel8284芯片来产生
5、其它引脚（续2）
Vcc
电源输，CP提供5电GND
接，CP提供参考地电MN/MXMinimum/Maximu
组态选，输接高电平时808引脚工作在最小组态；
反之，8086工在最大组态
5、其它引脚（续3）
TEST*
测，输入、低电平有TEST信号WAI指令配合使用，当CPU执行WAI指令时CP处于等待状态，一旦检测到TEST*信号低，则结束等待状态，继续执WAIT指令下面的指令。
5、其它引脚（续4）
/S高8位数据总线允许/状态复用引脚：
BHE7在总线周期的T状态，8086在/S脚输出低电平，表示BH位数据总线有效，即表示数据通AD～AD；
8lBH/脚输出高电平低电平时，表示数据通AA
“引脚”小结
CPU引脚是系统总线的基本信号
可以分成三类信
1位数据线~152位地址线~19
控制线
ALIO/MWRRDREADY
INTINTANMHOLHLDAGNVcCLRESE?
“引脚”提问
提问之一：
引脚是如何与外部连接的呢CP解答：
总
提问之二引脚是如何相互配合，实现总线操作、控制系统工CP的呢解答：
总线时
5.4最小模式的总线形成
最小模式：
指微型计算机系统中只8086/808一个微处理器系统中所有总线控制信号直接8086CPU提供808工作在最小模式下，将引脚5即可。
最小模式下系统控制信号都CP本身发出。
地址数据引脚线（AD～A）分时复用，既输出地址信息又输出数据信息，将1址信息传送到地址总线上，需地址锁存器进行地址信的分流，同样需要使用总线缓冲器将数据信息分流到数总线。
最小模式总线形成
模式下的典型配最2.6808图
由图2.6可以看到，硬件连接由以下几部分组成：
1片8284A，作为时钟发生器/驱动器，外接振荡源。
图2.7明8284CP的连接5151XXEF8284F/RDREADRERESECL控制总CLRESEREAD8086/808的连CP2.78284图
最小模式总线形成
1．为什么需要地址锁存与数据收发T数据线，对在AD～为分时复用的地址/由于8086的AD1状态输出的地址，需要在其消失前将其锁存起来，以便在整个总线操作周期中地址线上都保持有稳定的地址信号是为了对数据信号进行放大，以更总线能挂接数据收
多部件．锁存与收发器芯2的作为地址信号锁存器，828808系统中使8282/828，唯一的区别在828脚信号及功能分别如图所示828类输出反相8283的引脚信8288286/828808系统中采作为数据收发器除了输出与输入反相外，其余号及功能分别如图所示828828
地址锁存器
地址锁存器8282（8283）：
需要3个片子来分流20位的址信息8282（8283是带三态透明缓冲器的8位通用据锁存器。
它们的引脚图和内部结构如图所示。
三态输出输出控制信号有效时，允许数据输出；
补?
无效时，不允许数据输出，呈高阻状透明锁存器的输出能够跟随输入变
地址锁存器
DI120V（+5V）A120V（+5V）ADDIQCC00CCDO00CLD11DDD111DDODD112DDI1D1D8DDO8DDO11DD5DDIDD11DDO6D11DDDO7O1D1OGNGN1111STOSTBO（b（a（a引脚及内部结构2.9828图
8282的8两者的区别仅在于位输入信号和输出信号之间是相的，828的是反相的。
ST有效时，输入端DI～DI上7O有效时，锁存器中的数锁存中。
位数据被锁存输出到输出线上无效时，输出呈高阻状态。
O8282/828CP连接时ST端CP的AL端相连接O地就行了CP输出的地址码一旦被锁存，腾出地址/数据复AAD，为在以后状态周期内传送数据作好准备l5
数据收发器
当系统中所连的存储器和外设较多时，需要增加数据线的驱动能力，同时也需要将数据信息分流到数据总线要8286/828作为总线收发器8286/8287都是三态输，它的引脚如图所示位双向数据缓冲出
DQA（+5V）V（+5V）A120BDO00CCCC00CL11DD1DDDD1DD1DD1DDDD11OGN11OTSTO（b（a（b引脚及内部结构2.10828图
OEOE有效时，允许数是开启缓冲器的控制信号。
当
据通过缓冲器；
当无效时，禁止数据通过缓冲器，输O出呈高阻状态是数据传送方向控制信号。
当T为高电时，正向三态门接通为输入线；
端为低电平时反向三态门接通为输入线808最小模式系统中8286/828端与CPUO数据允许相连接端CP端相连接。
DEDT/然，808最小模式系统中，也可以不用数据收发器。
CP的地数据AA可直接与存储器或I/O端口l数据线连接。
最大模式总线形成
最大模式和系统组成:
最大模式
微型计算机系统中包含有两个或多个微处理
808微处理其中一个主处理器808其它处理器称为协处理器808协处理器协助主处理器工作。
常用的协处理器
协处理器。
前者是专用于数值运算的808协处理器和理器；
后者是专用于控制输输出操作的协处理器。
将引脚要8086CP按最大模式工作，只MN/MX系统在最大模式下的典型配置8082.1地即可。
图
最大模式总线形成
模式下的典型配最2.10808图
从2.1可以看到在最大模式下，除了8282锁器828数据收发器外，还增加828总线控制器。
828CP发出的控制信号进行变换和组，以获得对存储I/端口的写信号及对锁存828和总线收发器828的控制信号。
5.48086CPU最小模式下的总线时序
8086CPU最小方式下的主要操作
存储器I/端口中断响总线请允复
8086CPU最小模式下的总线时序
1.总线读操作
当8086CPU进行存储器或I/O端口读操作时，总线进入周期808的读周期时序如图所示
一个总线周CL地址BH输状态输~//11BHE/地址输数据输~AA1ALM/I读，高为存储器I/低RDT/DEN
存储器读总线周期
TTTT4123CLK
IO/M*
T状—输2位存储器地A19~A0
~IO/M输出低电平，表示存储器操作//~~1111AL输出正脉冲，表示复用总线输出地~~11T状—输出控制信RD*
~A~A输入数TT状—检测数据传送是否能够完T状—前沿读取数据，完成数据传ALE
RD*
READY
（高电平）
I/O读总线周期
IO/M*T状—输1I/地A15~A0
IO/M输出高电平，表I/操作~0000/~/11AL输出正脉冲，表示复用总线输出地~~11T状—输出控制信RD*
~A~A输入数TT检测数据传送是否能够完状—T状—前沿读取数据，完成数据传ALE
基本的读周期由4个T周期组成
状态808从分时复用AAD和A/S～A/?
3119011输出读目标的地
状态：
高四位地址线上的地址信号消失，出现S～S?
3态信号，保持到读周期结
存储器I/端口的数据送数据总线，在T状态?
束时CP开始从数据总线读取数据；
如果存储器或I/O口的数据来不及送数据总线，则T。
Tw状态之间插入3
所有控制信号的电平T状态相同，直到最一T状态，数据才送上数据总线
在读周期中T状态和前一个状态的交界的降沿处CP将数据总线上出现的稳定数据读入其内部将数据从数据总线上撤销
2.总线写操作
总线写操作是指CPU把数据输出到存储器或I/O端口的作808最小模式下的总线写操作时序如图所示
一个总线周CL/~/地址BH输状态输11BHE/地址输数据输~AA1ALM/I读，高为存储器I/低WDT/DEN
存储器写总线周期
~IO/M输出低电平，表示存储器操作//~~1111AL输出正脉冲，表示复用总线输出地~~11T状—输出控制信WR和数D7~D0
~A~A输出数TT状—检测数据传送是否能够完T状—完成数据传ALE
WR*
I/O写总线周期
TTTT4213CLK
T状—输1I/地A15~A0IO/M*
IO/M输出高电平，表I/操作~0000/~/AL输出正脉冲，表示复用总线输出地11~~T状D7~D0和数—输出控制信WR11T状—检测数据传送是否能够完T~~AA输出数T状—完成数据传ALE
READY
3．中断响应操作
当8086CPU的INTR引脚上有一有效电平，且标志寄存IF=，8086CP在执行完当前的指令后，响应中断在响应中断CP执行两个中断响应周期，如图所示
空闲状态808系统中一般个，808系统中没
ALINT~中断类7
中断响应周期占用两个总线周期。
第一个总线周期，T状态CPU发出ALE信号，作为地址锁存?
INT为低电平，通知外设CP状态信号已信号受其中断请求，同时使数据总线、地址总线浮空，紧接着过三个空闲状8088CP不需经过空闲状态）进入第二个总线周期AL信号信号与第一个总INT周期相同，不同的是在该总线周期，被响应的外设向数据线发送一个字节的中断类型号CP读入后查中断向量表，找到中断服务程序入口地址，转去执行中断服务程序。
4．总线保持与响应
当系统中有其它的总线主设备请求总线时，向8086CP发出
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