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FPGA培训10/28/20221全国大学生电子设计竞赛-FPGA培训第一讲内容n可编程逻辑器件概述nispXP2芯片介绍nFPGA与CPLD的比较nVrilogHDL编程语言n编程实例nispLEVER7.0开发环境n作业：

数字时钟10/28/20222全国大学生电子设计竞赛-FPGA培训可编程逻辑器件概述PLD的发展历程：

10/28/20223全国大学生电子设计竞赛-FPGA培训PLD的分类按集成度分类:

10/28/20224全国大学生电子设计竞赛-FPGA培训按结构分类乘积项结构：

大部分简单PLD和CPLD查找表结构：

大多数FPGA按编程工艺分类熔丝（Fuse）型反熔丝（Anti-fuse）型EPROM型，紫外线擦除电可编程逻辑器件EEPROM型SRAM型：

大部分FPGA器件采用此种编程工艺Flash型10/28/20225全国大学生电子设计竞赛-FPGA培训简单PLD器件被取代的原因n阵列规模小，资源不够用于设计数字系统n片内寄存器资源不足，难以构成丰富的时序电路nI/O不够灵活n编程不便，需专用的编程工具10/28/20226全国大学生电子设计竞赛-FPGA培训FPGA/CPLD被广泛采用的原因n规模越来越大，单片逻辑门数已愈千万。

n开发过程投资小。

FPGA/CPLD芯片在出厂前都经过了严格的测试，而且设计灵活，发现错误可直接更改设计，减少了投片风险。

n用FPGA/CPLD试制功能样机，能以最快速度占领市场。

有些领域，标准协议发展太快，设计ASIC根不上技术更新速度，只能依靠FPGA/CPLD完成系统研制与开发。

nFPGA/CPLD开发工具智能化，功能强大。

n新型FPGA内嵌CPU或DSP内核，支持软硬件协同设计，可作为SOPC硬件平台。

10/28/20227全国大学生电子设计竞赛-FPGA培训10/28/20228全国大学生电子设计竞赛-FPGA培训XP2基本结构JTAG&SPIPortssysCLOCKPLLsFrequencySynthesis-Upto4perdeviceEnhancedConfigurationLogicincludesDualBoot,Decryption&TransFRPre-EngineeredSourceSynchronousSupport:

DDR2400MbpsGeneric750MbpsOn-ChipOscillatorFlashFlexiblesysIOBuffers:

LVCMOS,HSTL,SSTL,LVDS,+DSPBlocksMultiplyandAccumulateSupportForUpto3218X18MultiplierssysMEMBlockRAM18KbitDualPortUpto885KbitsProgrammableFunctionUnits（PFUs）Upto40KLUTsFlexibleRoutingOptimizedforSpeed,CostandRoutability10/28/20229全国大学生电子设计竞赛-FPGA培训DeviceXP2-5XP2-8XP2-17XP2-30XP2-40LUTs（K）58172940EBRSRAMBlocks912152148EBRSRAM（Kbits）166221276387885DistributedRAM（Kbits）1018355683#18x18Multipliers1216202832PLLs22444Package&IOCombinations132-ballcsBGA（8x8mm）8686144-pinTQFP（20x20mm）100100208-pinPQFP（28x28mm）146146146256-ballftBGA（17x17mm）172201201201484-ballfpBGA（23x23mm）358363363672-ballfpBGA（27x27mm）472540查找表（Look-Up-Table）简称为LUT，LUT本质上就是是一个RAM。

它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。

10/28/202210全国大学生电子设计竞赛-FPGA培训FPGA/CPLD比较10/28/202211全国大学生电子设计竞赛-FPGA培训什么是什么是VerilogVerilogHDLHDL？

VerilogVerilogHDLHDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。

被建模的数字系统对象的复杂性可以介于简单的门和设计层次的数字系统建模。

被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。

数字系统能够按层次描述，并可在相同描述中显式地完整的电子数字系统之间。

数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

进行时序建模。

VerilogVerilogHDLHDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。

计外部访问设计，包括模拟的具体控制和运行。

VerilogVerilogHDLHDL语言不仅定义了语语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。

因此，用这种语言编法，而且对每个语法结构都定义了清晰的模拟、仿真语义。

因此，用这种语言编写的模型能够使用写的模型能够使用VeVerilogrilog仿真器进行验证。

语言从仿真器进行验证。

语言从CC编程语言中继承了多编程语言中继承了多种操作符和结构。

种操作符和结构。

VerilogVerilogHDLHDL语言的核心子集非常易于学习和使用，完整的硬语言的核心子集非常易于学习和使用，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

Verilog“TellmehowyourcircuitshouldbehaveandIwillgiveyouthehardwarethatdoesthejob.”10/28/202212全国大学生电子设计竞赛-FPGA培训功能模块:

10/28/202213全国大学生电子设计竞赛-FPGA培训结构模块:

10/28/202214全国大学生电子设计竞赛-FPGA培训RTL综合:

lRegisterTransferLevel（RTL）-Atypeofbehavioralmodeling,forthepurposeofsynthesis.HardwareisimpliedorinferredSynthesizablelSynthesis-TranslatingHDLtoacircuitandthenoptimizingtherepresentedcircuitlRTLSynthesis-TheprocessoftranslatingaRTLmodelofhardwareintoanoptimizedtechnologyspecificgatelevelimplementation10/28/202215全国大学生电子设计竞赛-FPGA培训RTL综合:

10/28/202216全国大学生电子设计竞赛-FPGA培训典型综合流程:

10/28/202217全国大学生电子设计竞赛-FPGA培训典型仿真流程：

10/28/202218全国大学生电子设计竞赛-FPGA培训基本模块结构：

10/28/202219全国大学生电子设计竞赛-FPGA培训PORTS声明：

10/28/202220全国大学生电子设计竞赛-FPGA培训DATA类型声明：

10/28/202221全国大学生电子设计竞赛-FPGA培训assign语句：

10/28/202222全国大学生电子设计竞赛-FPGA培训assign语句：

10/28/202223全国大学生电子设计竞赛-FPGA培训Always语句：

语句：

nIftherearemorethanonebehavioralstatementinsideanalwaysblock,thestatementscanbegroupedusingthekeywordsbeginandend.n此语句总是循环执行。

n只有寄存器类型数据能够在这种语句中被赋值。

所有的always语句在0时刻并发执行。

10/28/202224全国大学生电子设计竞赛-FPGA培训阻塞性过程赋值：

n赋值操作符是赋值操作符是“=”。

阻塞性过程赋值在其后所有语句执行前执。

阻塞性过程赋值在其后所有语句执行前执行，即在下一语句执行前该赋值语句完成执行。

如下所示：

行，即在下一语句执行前该赋值语句完成执行。

如下所示：

nalways（always（AAororBBororCinCin）nbeginbeginnT1T1=AA&BB;nT2T2=BB&CinCin;nT3T3=AA&CinCin;nCoutCout=T1T1|T2T2|T3T3;nendendnT1T1赋值首先发生，计算赋值首先发生，计算T1T1；接着执行第二条语句，；接着执行第二条语句，T2T2被赋值；被赋值；然后执行第三条语句，然后执行第三条语句，T3T3被赋值；依此类推。

被赋值；依此类推。

nexecutedintheordertheyarespecifiedinasequentialblock10/28/202225全国大学生电子设计竞赛-FPGA培训非阻塞性过程赋值：

n非阻塞性过程赋值使用赋值符号“=”。

例如：

nbeginnLoad=32;nRegA=Load;nRegB=Store;nendnallowschedulingofassignmentswithoutblockingexecutionofthestatementsthatfollowinasequentialblock.nRecommended:

UseNonblockingassignmentsforclockedprocesseswhenwritingsynthesizablecode.10/28/202226全国大学生电子设计竞赛-FPGA培训Always语句：

语句：

10/28/202227全国大学生电子设计竞赛-FPGA培训Always语句：

语句：

10/28/202228全国大学生电子设计竞赛-FPGA培训If-ElseStatements10/28/202229全国大学生电子设计竞赛-FPGA培训CaseStatement10/28/202230全国大学生电子设计竞赛-FPGA培训ClockedProcessnNonblockingassignments（=）areusedforclockedprocesses10/28/202231全国大学生电子设计竞赛-FPGA培训Function10/28/202232全国大学生电子设计竞赛-FPGA培训Function-Multiplier10/28/202233全国大学生电子设计竞赛-FPGA培训ispLEVER设计流程图10/28/202234全国大学生电子设计竞赛-FPGA培训SystemStimulation10/28/202235全国大学生电子设计竞赛