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　　远端分支如图<

d）所示，它跟星形类似，只不过分支是靠近接收端。

在这种拓扑结构中，也要限制远端分支的长度，使分支上的传输延时小于信号的上升或下降时间。

5）周期性负载

　　周期性负载的拓扑结构如图<

c）所示，要求每段分支的长度足够小，使分支上的传输延时小于信号的上升或下降时间。

这种主干传输线和所有的分支段组合起来的结构可以被看做一段新的传输线，其特征阻抗要比原来主干传输线的特征阻抗小，传输速率也比原来的低，因此在进行阻抗匹配时要注意。

　　在实际的PCB设计过程中，对于关键信号，应通过信号完整性分析来决定采用哪一种拓扑结构。

PCB布线拓扑结构以其应用场合

常见的拓扑结构有：

1）点到点拓扑最简单的拓扑结构，单一驱动器、单一接收器。

2）紧凑树形拓扑用最短的互连传输线将驱动器和接收器一个一个串起来，从主驱动器开始，首先用传输线连接到与该主驱动器最近的一个缓冲器上，然后在剩下的未连接缓冲器中寻找与己经连接的缓冲器最近的一个缓冲器，并将两者用传输线连接起来，依次类推，直至完成所有的缓冲器连接

3）菊花链拓扑用最短的互连传输线把所有的缓冲器连接起来，但是每个缓冲器最多只能通过两段传输线连接到另外的两个缓冲器，从主驱动器开始，然后通过传输线连接到与主驱动器最近的缓冲器上，然后查找与该缓冲器最近的未连接缓冲器，将两者用传输线连接起来，然后再以刚加入连接的缓冲器为基准，再次查找最近的未连接缓冲器进行连接，依此类推，直至完成所有的缓冲器连接，连接完成后，从主驱动器开始，所有的缓冲器连接成链状

4）星形拓扑从主驱动器开始，首先通过传输线完成和其它驱动器的菊花连接，然后所有的接收器都通过传输线连接到最后一个连入驱动器菊花链的那个驱动器上。

如果只有一个驱动器，则这个驱动器位于星形的中央。

5）远端簇形与星形很相似，不同之处在于最后一个连入驱动器菊花链的那个驱动器通过一段较长的传输线连接到一个“T”形节点上，然后所有的接收器也都通过传输线连接到这个“T”节点上，所有的接收器都簇笼在一起。

6）混合拓扑是以上各常规拓扑结构的混合、交叉使用。

各种互连拓扑的特点和适用场合

网络连接究竟应该采用哪种拓扑形式，在很大程度上是由电路的要求决定的，然后才是布局、布线的方便性。

1）点到点拓扑这种拓扑是最简单的，布局布线上都很容易实现，易于实现阻抗控制。

普通低速网络是否能采用用点到点拓扑，完全看电路的需求；

而高速和超高速的互连，很多情况下必需要求点到点的互连，如高速串行信号的互连，以最小化阻抗不连续带来的影响；

精确定时的时钟信号也不允许有分叉存在，因为分叉带来的阻抗不连续会引起附加抖动。

2）紧凑树形拓扑这种拓扑总的互连线长度是最短的，只适用于低速、不用阻抗控制的信号，比如在没有电源层的情况下，电源的布线就可以采用这种拓扑。

3）菊花链拓扑一般而言，对于多负载的总线系统常采用菊花链拓扑，并在最远端的负载处进行适当的终结。

菊花链拓扑的优势在于易于进行阻抗控制，端接简单，网络的布线长度短，布线较为方便，只要各个接收器在接收信号时间上的差别在允许的范围内就可以采用菊花链拓扑进行布线<

这也说明菊花链拓扑不适用于高速系统），注意要让菊花链的分支线尽量短，一般需要前仿真和后仿真。

4）星形拓扑星形拓扑也是一种常用的多负载布线拓扑，驱动器位于星形的中央，呈辐射状与多个负载相连，星形拓扑可以有效避免信号在多个负载上的不同步问题，可以让负载上收到的信号完全同步。

星形拓扑的问题在于需要对每个支路分别终端端接，使用器件多，而且驱动器的负载大，必需驱动器有相应的驱动能力才能使用星形拓扑，如果驱动能力不够，需要加缓冲器。

为了降低功耗和缓解驱动器的负载压力，可以采用RC终端端接，但这种端接方式更加复杂，而且只能用于时钟信号。

星形拓扑一般在时钟网络或对信号同步要求高的网络中应用，其共同点就是要求各接收器在同一时刻收到驱动端发来的信号，星形拓扑的布线难度比菊花链拓扑的要大，占用空间也大。

实际的星形拓扑会存在端接传输线分支，驱动器与公共节点间存在传输线分支，这些都会劣化信号，所以在完成星形拓扑一般需要前仿真和后仿真，以保证信号的完整性。

5）远端簇形拓扑远端簇形拓扑实际上是星形拓扑的一个改进，它将星形拓扑中位于源端的分支节点移动到与接收器最近的远端，即满足了各个接收器上接收信号的同步问题，又解决了阻抗匹配复杂和驱动器负载重的问题，因为远端簇形拓扑只需要在分支节点处终端匹配就可以了。

远端簇形拓扑要求各个接收器到分支点的距离要尽量近，分支线长了会严重影响信号的质量，如果各个接收器芯片在空间上不能摆放在一起，那么就不能采用远端簇形拓扑。

同样，一般需要前仿真和后仿真，以保证信号的完整性。

6）混合拓扑无招胜有招，混合拓扑属于设计人员自由发挥了，但不管怎么样，必需要满足电路的要求，一定要进行前、后仿真，确保信号的质量OK。

总之，我们在进行拓扑设计时，可以在以上经典的拓扑基础上灵活运用，没有定式，一个大的原则就是保证信号质量，武器就是利用SI软件进行拓扑的分析和仿真。

如何避免高速PCB设计中传输线效应

技术分类：

EDA工具与服务?

|2009-11-20

　　1、抑止电磁干扰的方法

　　很好地解决信号完整性问题将改善PCB板的电磁兼容性（EMC>

。

其中非常重要的是保证PCB板有很好的接地。

对复杂的设计采用一个信号层配一个地线层是十分有效的方法。

此外，使电路板的最外层信号的密度最小也是减少电磁辐射的好方法，这种方法可采用"

表面积层"

技术"

Build-up"

设计制做PCB来实现。

表面积层通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低PCB的体积。

PCB面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；

同时小体积特征意味着高密度引脚封装器件可以被使用，这又使得连线长度下降，从而电流回路减小，提高电磁兼容特性。

　　2、严格控制关键网线的走线长度

　　如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。

现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。

解决这个问题有一些基本原则：

如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。

工作频率在50MHz布线长度应不大于英寸。

如果工作频率达到或超过75MHz布线长度应在1英寸。

对于GaAs芯片最大的布线长度应为英寸。

如果超过这个标准，就存在传输线的问题。

　　3、合理规划走线的拓扑结构

　　解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。

走线的拓扑结构是指一根网线的布线顺序及布线结构。

当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。

通常情形下，PCB走线采用两种基本拓扑结构，即菊花链（DaisyChain>

布线和星形（Star>

分布。

　　对于菊花链布线，布线从驱动端开始，依次到达各接收端。

如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。

在控制走线的高次谐波干扰方面，菊花链走线效果最好。

但这种走线方式布通率最低，不容易100%布通。

实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：

StubDelay<

=Trt*　　例如，高速TTL电路中的分支端长度应小于英寸。

这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。

但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。

　　星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。

采用自动布线器是完成星型布线的最好的方法。

每条分支上都需要终端电阻。

终端电阻的阻值应和连线的特征阻抗相匹配。

这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。

　　在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。

第一种选择是RC匹配终端。

RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。

这种方式最适合于对时钟线信号进行匹配处理。

其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。

　　串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。

这种方式用于时间延迟影响不大的总线驱动电路。

串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。

　　最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。

其优点是不会拉低信号，并且可以很好的避免噪声。

典型的用于TTL输入信号（ACT,HCT,FAST>

　　此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。

通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。

如果选择普通直插电阻也有两种安装方式可选：

垂直方式和水平方式。

　　垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。

但较长的垂直安装会增加电阻的电感。

水平安装方式因安装较低有更低的电感。

但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成PCB走线终结匹配失效，成为潜在的失败因素。

高速信号走线规则

2007年05月26日星期六21:

随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。

高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。

规则一：

高速信号走线屏蔽规则

如上图所示：

在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI的泄漏。

建议屏蔽线，每1000mil，打孔接地。

规则二：

高速信号的走线闭环规则由于PCB板的密度越来越高，很多PCBLAYOUT工程师在走线的过程中，很容易出现这种失误，如下图所示：

时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI的辐射强度。

规则三：

高速信号的走线开环规则规则二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射，如下图所示：

时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI的辐射强度。

在设计中我们也要避免。

规则四：

高速信号的特性阻抗连续规则高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，如下图：

也就是：

同层的布线的宽度必须连续，不同层的走线阻抗必须连续。

规则五：

高速PCB设计的布线方向规则相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射，如下图：

相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。

规则六：

高速PCB设计中的拓扑结构规则在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。

在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。

如上图所示，就是我们经常用到的菊花链式拓扑结构。

这种拓扑结构一般用于几Mhz的情况下为益。

高速的拓扑结构我们建议使用后端的星形对称结构。

规则七：

走线长度的谐振规则

检查信号线的长度和信号的频率是否构成谐振，即当布线长度为信号波长1／4的时候的整数倍时，此布线将产生谐振，而谐振就会辐射电磁波，产生干扰。

规则八：

回流路径规则

所有的高速信号必须有良好的回流路径。

近可能的保证时钟等高速信号的回流路径最小。

否则会极大的增加辐射，并且辐射的大小和信号路径和回流路径所包围的面积成正比。

规则九：

器件的退耦电容摆放规则

退耦电容的摆放的位置非常的重要。

不合理的摆放位置，是根本起不到退耦的效果。

退耦电容的摆放的原则是：

靠近电源的管脚，并且电容的电源走线和地线所包围的面积最小。

SI高速电路设计：

高速PCB设计理论基础

第一部分信号完整性知识基础

第一章高速数字电路概述

现代的电子设计和芯片制造技术正在飞速发展，电子产品的复杂度、时钟和总线频率等等都呈快速上升趋势，但系统的电压却不断在减小，所有的这一切加上产品投放市场的时间要求给设计师带来了前所未有的巨大压力。

要想保证产品的一次性成功就必须能预见设计中可能出现的各种问题，并及时给出合理的解决方案，对于高速的数字电路来说，最令人头大的莫过于如何确保瞬时跳变的数字信号通过较长的一段传输线，还能完整地被接收，并保证良好的电磁兼容性，这就是目前颇受关注的信号完整性（SI>

问题。

本章就是围绕信号完整性的问题，让大家对高速电路有个基本的认识，并介绍一些相关的基本概念。

何为高速电路

“高速电路”已经成为当今电子工程师们经常提及的一个名词，但究竟什么是高速电路?

这的确是一个“熟悉”而又“模糊”的概念。

而事实上，业界对高速电路并没有一个统一的定义，通常对高速电路的界定有以下多种看法：

有人认为，如果数字逻辑电路的频率达到或者超过45MHZ-50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说1/3>

，就称为高速电路；

也有人认为高速电路和频率并没有什么大的联系，是否高速电路只取决于它们的上升时间；

还有人认为高速电路就是我们早些年没有接触过，或者说能产生并且考虑到趋肤效应的电路；

更多的人则对高速进行了量化的定义，即当电路中的数字信号在传输线上的延迟大于1/2上升时间时，就叫做高速电路，本文也沿用这个定义作为考虑高速问题的标准。

此外，还有一个容易产生混淆的是“高频电路”的概念，“高频”和“高速”有什么区别呢?

对于高频，很多人的理解就是较高的信号频率，虽然不能说这种看法有误，但对于高速电子设计工程师来说，理解应当更为深刻，我们除了关心信号的固有频率，还应当考虑信号发射时同时伴随产生的高阶谐波的影响，一般我们使用下面这个公式来做定义信号的发射带宽，有时也称为EMI发射带宽：

F=1／（Tr*π>

，F是频率（GHz>

；

Tr（纳秒>

指信号的上升时间或下降时间。

通常当F>

100MHz的时候，就可以称为高频电路。

所以，在数字电路中，是否是高频电路，并不在于信号频率的高低，而主要是取决于上升沿和下降沿。

根据这个公式可以推算，当上升时间小于左右的时候，我们认为是高频电路。

对于大多数电子电路硬件设计工程师来说，完全没有必要拘泥于概念的差异，心中应该有个广义的“高速”定义，那就是：

如果在确保正确的电气连接的前提下，电路仍不能稳定的高性能工作，而需要进行特殊的布局，布线，匹配，屏蔽等处理，那么，这就是“高速”设计。

高速带来的问题及设计流程剖析

虽然不少人对高速可能有了一点概念性的认识，但往往难以想象在所谓的“高速”情况下，会真正给实际的电路系统带来什么样的后果，这里我举几个实际的案例来剖析一下高速给PCB设计带来的一系列问题。

A．某公司早期开发的一个产品，一直工作良好，可是最近生产出来的一批却总是毛病不断，受到许多客户的抱怨。

可是根本没有对设计进行任何变动，连使用的芯片也是同一型号的，原因是什么呢?

B．某个PCB工程师Layout经验非常丰富，设计的产品很少出过问题，但最近设计了一块PCB板，却发现了EMC检测不合格的问题，改变布线也毫无效果，但以前类似的板子却没有这样的问题。

C．一个专业的内存模块设计工程师，从EDO内存到SDRAM的PC66，PC100，设计过很多工程，很少出现问题，可是自从内存时钟频率上到133MHz以上时，几乎很少有设计能一次性通过的。

简单分析一下上面的几个案例，A的情况是由于芯片的工艺改进造成的，虽然所使用的芯片基本电路功能一样，但随着的IC制造工艺水平的提高，信号的上升沿变快了，于是出现了反射、串扰等信号不完整的问题，从而导致突然失效；

B例子中，通过细致地检测，最终发现是PCB板上有两个并排平行放置的电感元件，所以产生了较为严重的EMI；

C中的内存设计师则是因为忽视了严格的拓补结构要求，在频率提高、时序要求更严格的情况下，非单调性和时钟偏移等问题造成了设计的内存模块无法启动。

除了以上提到的三个实例，还有很多其他的问题，比如因为电容设计不当导致电源电压不稳而无法工作，数模接地不正确产生的干扰太严重使得系统不稳定等等。

随着电子技术的不断发展，类似于以上的各种问题层出不穷，而且可以预见，今后还会出现更多的这样或那样的问题。

所以，了解信号完整性理论，进而指导和验证高速PCB的设计是一件刻不容缓的事情。

传统的PCB设计一般经过原理图设计、布局、布线、优化等四个主要步骤，由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制板测试后才能发现，这大大降低了设计的效率，提高了成本，显然在激烈的市场竞争下，这种设计方法是很不利的。

于是，针对高速PCB设计，业界提出了一种新的设计思路，称为“自上而下”的设计方法，这是一种建立在实时仿真基础上优化的高效设计流程，见图1-1-1：

图1-1-1高速PCB设计流程

从上面的流程图可以看到，高速的PCB设计在完成之前，经过多方面的仿真、分析和优化，避免了绝大部分可能产生的问题，如果依托强大的EDA仿真工具，基本上能实现“设计即正确”目的。

在整个高速设计过程中，信号完整性工程师必须贯穿于设计的始终，Cadence公司的首席顾问DonaldTelian曾给信号完整性工程师归纳了七点作用：

∙?

研究和定义（pioneeringanddefining>

分类和总结（Partitioning和Approximating>

建模和测量（ModelingandMeasuring>

设计和优化（Designingandoptimizing>

量化和验证（Quantifyingandverifying>

减少和简化（Reducingandsimplifying>

联系和调试（CorrelatingandDebugging>

对于以上这七大作用的详细阐述，可以参见1997highperformancesystemDesignConference上DonaldTelian的原稿。