VHDL语言四人抢答器Word文档格式.docx

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装有QuartusII软件的PC、Cyclone系列FPGＡ开发板（ｅp２c５t144ｃ8）

六、设计原理

根据设计要求，我们经过分析应用分模块的方式比较容易设计该抢答器,我们底层应用VHＤＬ语言,顶层应用原理图的方式进行设计,然后通过仿真验证并不断修改完善设计。

模块:

（1）四人按键抢答模块:

设计为五个输入按键，其实S键为主持人控制抢答过程的按键，当有选手抢答后使其他人的按键无效。

然后根据抢答成功者的编号使对应LED灯点亮，同时输出一个状态让数码管显示抢答者编号。

主持人S键复位，开始下一轮抢答。

（2）计时模块：

在有人抢答后开始一个６0秒的倒计时，并输出道数码管显示,CＬK来自１HＺ分频模块。

（3）计分模块:

在选手答题正确后通过外接ＡDD键给该选手加分,每次加十分，并输出到数码管显示，ＣLEAＲ键为清空所有选手分数。

（4）译码模块：

讲选手序号,倒计时以及选手分数显示出来,CLK由1ＫHz分频模块提供。

（5）1HＺ与１KHz分频模块:

程序由FＰGA板的50MHｚ频率编写。

七、设计结构

八、原理图:

九、模块程序

1、抢答模块

程序：

Libraｒyiｅｅe；

Ｕseieｅe.ｓtd_lｏgic_１１6４.all;

Use　ieeｅ.ｓtd_logｉｃ＿uｎｓｉｇned．aｌl;

Useieeｅ.stｄ_logic_aｒｉth.aｌl;

ＥｎｔｉｔyQDｉs

Ｐｏrt（

s,clｋ:

instd_loｇic;

ﻩﻩs0,s1，ｓ2，s3:

in　stｄ_logic;

ﻩstatｅs：

ｂｕfｆer　std_logiｃ_ｖector（3dowｎto　0）;

ﻩﻩT:

ｏｕｔ　ｓtd_logic;

ﻩﻩLIAＮＧ:

ｂｕfｆer　std_logic_ｖectoｒ（3　downtｏ0）;

XI:

buｆferｓｔｄ_logｉｃ＿vectoｒ（３downto0））；

ﻩ

EndＱD;

Arｃhiｔeｃtｕｒｅaａof　QＤis

signａls_０，s_１,s_２,ｓ_3，ｌ＿1,l_2,l_3,ｌ_4:

ｓｔd_ｌoｇic;

begin

proceｓs（ｓ0,s１,ｓ2,s3,ｓ,clk）

ｂｅgin

ＸI＜="

１111"

;

iｆ（s＝＇0＇）then　ｓ_0＜=＇0'

ｓ_１<

='

０'

；

ｓ＿２<

0'

s_３<

ＬIANG<

=＂１1１1"

elsｉf（clｋ'

eｖeｎｔａndclk=＇１'

）　then

　if　（s_0=＇1'

orｓ_1='

1'

orｓ＿2='

ors_3=＇1'

）

　　　ｔhen　ｎulｌ;

　eｌｓifs0='

０＇ｔhenｓ_0<

=＇1'

states<

="

０001"

ＬIANＧ<

1１10"

　eｌsｉｆ　s1=＇０'

　ｔheｎs＿1<

＝'

statｅｓ<

001０"

LIＡNG＜="

1101"

　eｌsiｆs２＝'

thｅns_2＜='

stａtes＜="

0011"

ＬIＡＮＧ<

=＂101１＂；

　　elsiｆs3＝'

tｈens_３＜＝'

sｔａtes<

0１００"

LIANG<

0111"

　eｌseｓｔａｔes<

0000"

endif;

　end　if;

T＜＝　s＿0ｏrｓ＿１ors_2ors_3；

eｎdｐrｏcesｓ;

ｅnｄaａ;

说明:

S为主持人复位键；

　　S0,Ｓ１，S2,S3:

四个抢答选手；

STATES:

抢答组号输出

　T：

在S按下后使倒计时停止；

　LIANG：

控制四个LEＤ灯，点亮选手对应ＬED灯；

　　XI:

使另外四个LＥD灯熄灭;

2、计时模块

程序:

liｂrａrｙieee;

uｓｅｉeeｅ.std_logｉc＿ａｒith.aｌｌ；

uｓeieeｅ.ｓｔd_lｏgｉc_ｕnsｉgneｄ.all;

ｕｓeieee.std_lｏgic_11６4.ａlｌ;

eｎtiｔyJＳ　is

pｏrt（cｌk,s,T:

iｎｓtｄ＿lｏgic；

ﻩsw,gw:

ｂufｆｅｒ　ｓtｄ_ｌｏgｉｃ_ｖｅｃtor（3doｗntｏ0））；

eｎdJＳ;

architecｔureａaofJS　ｉs

ｂegin

proceｓs（cｌk，s,Ｔ）

ｂｅgin

iｆ（s='

）　tｈｅnsw＜="

0110"

gｗ<

0０00"

elｓｉf（cｌk＇eventandcｌｋ=＇１'

）then　

iｆ（Ｔ='

0＇）then　ｇw＜=gw;

ｓw<

=ｓw;

　　　ｅlｓif（gｗ="

）thｅngw<

1０0１＂；

　　　　　iｆ（sw＝"

000０"

）ｔhensw<

＝"

０0０0"

　　eｌsesｗ<

=sw-１;

ﻩﻩｅndｉf;

ﻩelse

　　gw<

=gw-1;

end　if;

　if（sｗ=０andgw=0）　thｅnｓw<

ｇｗ<

0000＂;

　ｅndif;

eｎｄ　ｉf;

endproｃｅss；

eｎｄａa;

说明：

S：

按下后倒计时开始;

SW：

输出倒计时十位数;

　　GW:

输出倒计时百位数

3、计分模块

LIBRARＹIEＥＥ;

USＥIEEＥ.STD_LOGＩC_1164.AＬL;

USEIEＥＥ.ＳTＤ_LＯGIC＿UNSIGNED.ALＬ；

ＥNＴIＴYJFＱIＳ

　POＲT（RSＴ:

IＮSTD＿ＬOGIC;

　AＤD:

　IN　STD_LOGIC;

ＣＨOS:

IN　STD_ＬＯGIC_VEＣTOR（3DOＷＮＴO0）;

OUＴ１：

OUTＳTD＿LOGＩC_VECTOR（3　DOWNTO0））；

ENDENTITYJFQ　;

ARCHITＥCＴＵRＥARTＯFＪFQＩS

BＥＧＩＮ

　PRＯCEＳS（RＳT,ＡＤD,CＨＯS）IS

VＡRIABLEＰOＩNＴS_A０：

STD_LOGIＣ_VＥＣＴＯＲ（3　DOWNTＯ０）;

VARＩABLE　POＩＮTS_Ｂ0:

STＤ_LOＧIC＿VＥCＴOR（3ＤOWNTO０）；

ＶＡRIABＬEPOINTS＿C0:

　STＤ_ＬOGＩC＿VECTOR（3ＤＯWＮＴO0）;

ＶARＩABLEＰＯINTS_D0:

STD_LOGIC_VECTOR（3DOＷNTO　０）；

BEGIN

IF　RST=＇1＇THEN

PＯIＮTS＿A0：

=＂０0００"

ＰOINＴＳ_B0:

00０0＂;

PＯIＮTS_Ｃ0：

0００0"

POINTS_Ｄ0：

00０0"

ELSＩF　（ＡDD'

ＥVENTANＤ　AＤD='

）　THＥＮ

IＦＣHOS=＂０0０1"

ＴHEＮ

IFPＯINＴＳ_A0="

１001"

THEN

　POＩＮTS_A0:

ELSE

POIＮTS_A０:

=PＯIＮTＳ＿A0+1；

ＥNDIF;

　END　IF;

　ＩFCHOS＝"

0０10＂　ＴＨEN　

　ＩFPOIＮTS_B0="

１0０1"

POIＮTS_B0：

０0０0＂;

　PＯINTS_B0：

=POＩNTＳ_B0+1;

EＮDIＦ;

　EＮＤIＦ;

IＦCHOＳ="

THＥN

　IＦPＯINＴS_Ｃ0="

THEＮ

POIＮTS_C０：

ELＳＥ

POINTＳ_C0:

=PＯINTＳ_C0＋1;

EＮDIF；

ENＤIF;

ＩFＣHOS＝"

０100＂THEN

ＩＦＰOIＮTS＿D0="

10０1"

TＨＥN

ＰOIＮＴS_Ｄ０:

　ELSE

POIＮＴS_Ｄ０:

=ＰOINTS_D0+1;

　ENＤIF；

END　ＩF;

IFchｏｓ=＂０00１"

thenout1<

＝POINTＳ＿a０;

EＬSIFｃｈos="

0010"

ｔｈenout１＜＝POIＮＴＳ_b０;

ELSＩFchｏs="

0０11"

theｎout１<

＝POINTS＿c0;

ＥLSIF　cｈos＝"

0100"

thenｏut1<

=ＰOＩＮＴＳ＿D0；

ＥLSIFchoｓ="

　thｅnout1<

ＥNDＩF;

ENDPRＯCESS;

ＥNDＡＲCHITECＴUREARＴ;

RST：

分数清零按键;

　　　AＤD:

加分按键；

CＨＯS=STATＥＳ：

输入选手组号；

OUT1：

输出分数；

4、译码显示模块

libｒａｒｙieｅe；

usｅieｅe．std_loｇｉｃ＿1１64．all;

usｅieee.stｄ_logｉｃ_arith.all;

ｕｓeiｅee.std_logｉｃ＿unｓigneｄ．all;

eｎｔityYＭ　is

ｐoｒt（a:

ｉnstｄ＿lｏgic_veｃｔor（3dｏwnto　0）；

　　ｂ：

inｓtd_logic_vectｏr（3　doｗnto0）;

　c：

instd_logic＿vecｔor（3ｄowｎto0）；

　　clk１:

ｉnstd_lｏgｉc;

　Ｙ：

ｉnstd_ｌoｇic＿vｅcｔor（3downｔo０）;

adrｅs:

oｕtstｄ_logiｃ_vｅctｏr（7ｄoｗｎto　0）;

　leｄ７s：

ｏuｔsｔd_logic_vector（7ｄｏｗｎｔo　0）　）;

eｎdYM;

ＡＲＣHＩTECTＵREｓegledofＹMis

signaｌ　S:

ｉnｔegeｒranｇe　０to12;

signalD:

ｓｔd＿ｌｏgｉc＿veｃtor（3　downtｏ0）;

ｓignalzero:

std＿loｇic_vectｏr（3downtｏ０）；

ｂegiｎ

Ｐ１：

pｒocｅｓs（clk1）

ｂegin

zｅro<

ifcｌｋ１'

eventaｎd　ｃlｋ1='

１'

tｈen

iｆS<

5tｈen

ﻩ　　S<

＝S+1;

　　ｅlｓe　

　　　Ｓ<

=１;

　　　endif;

endif;

endｐrｏcesｓＰ1;

P2：

pｒｏｃｅsｓ（Ｓ）

　bｅｇｉn

ﻩcasｅSis

ﻩwhｅn　１=>

D<

=ａ;

　adｒes＜=＂０1111１１1"

ﻩｗhen　2＝>

＝ｂ;

　aｄｒes＜=＂110111１1"

ﻩﻩwhen３＝＞Ｄ＜=c;

adres<

11１01111"

ﻩｗｈen4＝>

=Y；

　adｒeｓ<

1111１１01"

ﻩﻩwｈｅn　5=>

=zeｒo;

ａdres<

=＂11111110＂;

ﻩwhenｏｔhers=>

nｕll;

ﻩendcase;

ｅｎdproｃｅｓsP2；

Ｐ3:

proｃｅss（D）

　bｅｇｉn

　ｃａseDis

ﻩwhen"

0０00＂=>

ｌed7s<

110０0００0"

--０

ﻩwhen"

00０1＂=>

ｌeｄ７s＜="

1１１11００1"

--1

ﻩｗｈｅn"

0010＂　＝>

lｅd７ｓ<

10100１00＂;

－－2

wｈen"

001１＂=>

led７ｓ＜="

10１10000"

－-3

whｅn　"

0100＂=>

led7s<

1００11００1＂;

－-4

ﻩwhｅn"

0１0１"

=>

lｅd7ｓ<

=＂1001001０"

--５

ﻩwhｅｎ　＂01１０"

=＞leｄ7s＜="

1０000010"

--６

whｅn"

０１11"

lｅd7s<

11111000"

--7

ﻩwｈen　"

1０00"

=＞lｅd7s<

=＂10000000"

－－８

ﻩwhen＂1０01＂=＞led７s<

＝＂1001１000"

--9

wｈenｏｔhｅｒs=>

null；

ｅｎｄ　case;

endｐroceｓsP3;

ｅnｄ　ｓeｇled;

A：

输入选手组号;

　　B:

倒计时十位;

　C：

倒计时个位;

　Y:

选手分数；

　　　ADRES:

控制数码管位选;

　　ＬED7Ｓ:

控制数码管段选；

5、分频模块

library　ieeｅ;

uｓeiｅｅe.std＿ｌogic_11６4.all;

usｅ　ieee.std_logic_ariｔh.ａｌl;

ｕsｅieeｅ.sｔd_logｉｃ_uｎsigｎed.ａll；

ｅntity　FＰis　

ｐort（　clk:

　inSＴＤ_LOＧIC;

　clk1Hz：

ｏｕt　std_lｏｇic）;

ｅｎdFＰ;

ＡRＣHITECTURＥsｅgleｄofＦP　ｉｓ

ｂeｇin　　　　　　　　　　

PROＣＥSＳ（clk）　　　　　　　　　

VARIAＢLEcount：

INTEGEＲ　ＲＡNGE　0TO　4９９99999;

ＢEＧＩN　　　　　　　　　　　　　　

　　ＩF　clｋ'

ＥVENTＡNＤclk='

1＇THEN　　

　　　IFcｏunｔ<

=24999999ＴHEN　　　　

cｌk1Hz<

0＇；

　　　　　　　counｔ＜=24９99９99时ｄivls=0并且ｃount加1

　　　coｕnt：

=counｔ+１;

　　EＬＳIF　cｏunt>

=24999999AＮDｃount<

=4999９999　ＴHＥN　　

　　　　　　　　clk1Hz<

　　　　counｔ：

=couｎt+1；

　　　EＬSE　cｏunt:

=0;

　　ＥＮＤＩF;

　　ＥND　IF;

ENDPROCESＳ;

ENDARCHITEＣTUREsｅｇled；

（分频1HZ时将其中的数去掉三个9）

6、计分器ADD加分输入消抖模块

ＬIＢRARYＩEEE;

USEIEＥＥ．ＳTD_LOGIC_1１64.ALL;

USE　IEEE.STD＿ＬＯＧＩC＿UNSIＧNED.ALL；

ＥNTＩＴYXIAODIS

　POＲT（CLK，ADＤ:

INＳＴD_LＯGIC;

　　　ADD_ＥN:

OUT　ＳＴＤ_LＯGIC　）;

END　ＥNTIＴY；

ARＣHITＥCＴUREBＨVOFXIAODＩS

PROCESS（CLK，ADD）

　ＶARＩABLEＣOUＮT1：

ＩNＴＥGER　RANGE０ＴO　１00０0０;

BEGＩN

IFAＤD＝'

THEN

IFＲIＳＩNG_EDGE（CLK）THEN

　　IFＣOＵNT１<

１00000THＥＮCOUNT1:

=COＵNT1+１;

　EＬＳＥ　COUNT1:

=ＣOUNＴ1；

　ＥＮD　IF;

IFCOＵＮT1=９9999　ＴＨEN　ＡＤD_EＮ<

=＇1＇;

ＥLＳＥAＤD_EＮ＜＝'

０＇;

ＥNＤＩＦ;

　EＮＤIF;

ELSECOＵNT1:

ＥNDIＦ;

EＮＤPＲOＣESS；

EＮD;

十:

引脚分配

十一、设计结果验证

编译成功后下载到ＦPＧA板上进行结果验证:

数码管显示０60　00;

按下S后，显示０5900;

S０抢答后,显示1倒计时停止按下ADD显示10第一个LＥＤ灯点亮;

Ｓ1抢答后,显示2倒计时停止按下ＡDD显示10第二个LED灯点亮;

S2抢答后,显示3倒计时停止　按下ADD显示10第三个ＬED灯点亮；

Ｓ3抢答后，显示4倒计时停止　按下ＡDD显示10第四个LＥD灯点亮;

若按下RＳT键,所有选手得分清零。

十二：

总结

在这次的课程设计中，我对VＨDL语言以及QUARTUＳII软件的应用有了更深刻的认识。

一个个程序的编写及模块的生成锻炼了我的思维,让我对每个模块的功能、每段程序的作用有了更多的了解。

通过不断的思考,总的原理图才能够完成。

通过不断的出错与修改、完善，最终才能在FPGA上应用,我感觉付出都是值得的。