运算放大器电路及版图设计报告Word格式.docx

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集成电路（integratedcircuit），一种微型电子器件或部件。

采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；

其中所有元件在结构上已组成一个整体，这样，整个电路的体积大大缩小，且引出线和焊接点的数目也大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。

集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。

它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。

用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。

CMOS运算放大器

从运放的模型出发来分析理想运放和实际的运放的差别，探讨了测量运算放大器的各种性能指标，然后，介绍一下当今比较常见的放大器的结构。

理想运放的模型

运算放大器的符号如图一，理想运算

放大器的理想参数为:

（1）差模信号的开环

电压增益为无穷大，即Av=∞;

（2）差动+

输入电阻为无穷大，即Rin=∞;

（3）输出++

电阻为零，即Rout=0;

（4）开环频带宽度为

无穷大;

（5）当输入同相端（“+”）与反相

端（“一”）的电压

相等时，输出电压Vout=0。

___

图运算放大器符号

上述条件下，运算放大器的两输入端之间为零端口化，即所谓“虚短”状态。

零端口是一个二端网络.它的电压和电流同时为零，其特性可由下式表示

非理想运算放大器

实际的运算放大器只能十分接近上述的理想放大器，或者说在理想运算放大器中增加一系列的模型参数，使其更接近实际情况，如差动输入电阻、差动输入电容、输出电阻共模输入电阻等。

运放的性能指标

（1）增益

对于实际的运算放大器，电压增益是有限的，在低频和小信号情况下，典型值是从

到

。

（2）线性范围

输出电压

在一定的范围内，与输入电压的线性关系

=A（

-

）才成立。

一般情况下，

的最大值是比正的电源电压要小；

而

的最小值要比负的电源电压大一些。

（3）失调电压

对于理想的运算放大器来说，如果

，则

但在实际的器件中，这种关系并不完全正确。

当输入短接时，在输出端电压

与运放的增益成正比，因此，用输入失调电压

（使

的差分输入电压）来表示更为方便。

其典型值在士2mV到10mV之间。

（4）共模抑制比（CMRR）

共模电压增益为

差分电压增益为

共模抑制比（CMRR）被定义为差分电压增益与共模电压增益的比值，即

或者等于

对于CMOS放大器，其值大致在60dB

80dB之间。

共模抑制比表明的是运算放大器抑制噪声的能力，因此一个大的CMRR值是很重要的。

（5）频率响应

由于存在寄生电容、有限的载流子迁移率等原因，在高频的情况下，电压增益会随着频率的增加而减小，通常用单位增益带宽（即在电压增益为电压1时的频率）来描述。

单位增益带宽通常在1

100Mhz范围内。

（6）非零输出电阻

实际的运算放大器的开环输出电阻并不为零。

带输出缓冲的放大器，它的输出电阻大致在

5kΩ范围内;

而不带输出缓冲级的放大器，它的输出电阻要大的多，这将增加对连接到输出的电容充放电的时间，也就是降低了运算放大器的速度和最高的信号频率。

（7）噪声

MOS晶体管由于它本身的结构、工艺技术和在运算放大器中的偏置条件等原因，在低频情况下显示了较高的闪烁噪声，而在高频情况下热噪声是主要的。

这些噪声晶体管在运放的输出端产生了噪声电压，除以电压增益等效为输入噪声电压源，它严重影响了运算放大器的动态范围。

（8）DC功耗

理想放大器中没有任何的直流功耗，而在实际的运放中，运算放大器的直流功耗的典型值为

上述描述的都是在实际的运算放大器的设计过程中所要考虑的主要参数，但这些参数之间的实现是相互矛盾的。

要实现某些参数就要以牺牲其它性能指标为代价，因此，要设计一个高性能的运算放大器，多方面的优化是一个非常关键的问题。

CMOS运算放大器的常见结构

单级运算放大器

运算放大器是一种有足够高的正向增益的放大器（受控源），当加上负反馈时，其闭环转移函数和运放增益无关。

根据不同的应用，运算放大器所采用的结构是不一样的,运放的基本结构图如图所示。

图运放基本结构

单级放大器的增益

式中

为输入端跨导，

为输出电阻。

简单差分放大器

如图是单端输出的差分放大器的结构图。

电路的小信号、低频电压增益等于

于它的输出电阻比较高，因此常做单级运算跨导放大器（OTA）来使用。

图是采用n沟道差分输入的共源共栅放大器。

电路中，负载电容和补偿电容是同一器件。

在两极放大器中因负载电容而产生的非主极点在此电路中并不存在，因此它可以获得较高的闭环增益带宽。

同时，共源共栅结构本身的Mille电容小，在高频下，电源抑制作用也没有降低。

图折叠式共源共栅放大器

版图的相关知识

版图介绍

集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个必不可少的重要环节。

通过集成电路版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原为基于硅材料的立体结构。

因此，版图设计是一个上承电路系统，下接集成电路芯片制造的中间桥梁。

硅栅CMOS工艺版图和工艺的关系

1.N阱——做N阱的封闭图形处，窗口注入形成P管的衬底

2.有源区——做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层

3.多晶硅——做硅栅和多晶硅连线。

封闭图形处，保留多晶硅。

4.有源区注入——P+,N+区。

做源漏及阱或衬底连接区的注入

5.接触孔——多晶硅，扩散区和金属线1接触端子。

6.金属线1——做金属连线，封闭图形处保留铝

7.通孔——两层金属连线之间连接的端子

8.属线2——做金属连线，封闭图形处保留铝

Tanner介绍

Tanner集成电路设计软件是基于Windows平台的用于集成电路设计的工具软件，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

L-Edit是TannerToolsPro工具软件中的一个软件包，可以在同一窗口中进行版图设计、设计规则检查、网表提取、标准单元自动布局与连线等工作。

配合在S-Edit中建立的相应电路，可以在TannerToolsPro提供的另一个工具LVS完成布局与电路的比对。

第三章电路设计

总体方案

运放总体框图见设计任务书图1。

该运放由三级放大组成，可通过开关控制，选择单级、两级、三级组成放大器，以获得不同的增益和带宽。

为保证放大器的稳定性，选做单级放大时，需进行米勒补偿，作为两级和三级放大时，需进行极间补偿。

各级电路设计

OTA设计参数：

最大负载电容20pF，第一级GBW达到一级增益20dB，二级增益65dB，三级增益95dB。

第三级电路设计

采用PMOS差分对作为输入的简单OTA，画出电路结构，设计宽长比，仿真，通过不断改宽长比，仿真，直到达到设计要求为止。

其电路结构和偏置电路如图所示。

图第三级电路图

加上偏置电路，和负载电容，仿真结果如图

图第三级仿真结果

由仿真结果知带宽GBW=311KHz，增益为40dB，相位裕度91°

，基本满足设计要求。

第二级电路设计

采用NMOS作为输入的全差分折叠式共源共栅OTA，设计过程同前，其电路结构和偏置电路如图所示。

图第二级电路图

加上偏置电压，和补偿电容，仿真结果如图

图第二级仿真结果

由仿真结果知带宽GBW=261KHz，增益为66dB，相位裕度63°

，完全满足设计要求。

第一级电路设计

采用PMOS作为输入的全差分对称OTA，其拓扑结构如图所示，本级的偏置网络与最后级放大器的一样。

图第一级电路图

图第一级仿真结果

由仿真结果知带宽GBW=154KHz，增益为93dB，相位裕度79°

三级运放整体电路图及仿真结果分析

整体电路图见附图一

总电流如图，可知功耗等于（5V×

=

，满足功耗要求。

图总电流

扫描共模输入范围

，结果如图，由图可知，该范围的电压都满足要求。

图扫描电压结果

第四章版图设计

版图设计的流程

参照所设计的电路图的宽长比，画出各MOS管

①NMOS晶体管的版图和结构：

②PMOS晶体管的版图和结构：

③MOS管的并联，共用源极或漏极：

举例w=40u,l=2u,由两个PMOS管并联，所以每个管子的w=20u,l=2u,版图如下：

M31和M32是差分对，采用叉指型画法，大大节省了版图面积，并在器件两端加上虚拟器件，对差分管起保护作用。

如下图所示：

布局

根据图，基本布局为第一排和第三排为PMOS，第二排和第四排为NMOS。

画保护环

PMOS管保护环如下：

画电容

根据公式C=A×

Cox=WL×

εoxεo/Tox进行计算,设置电容参数，画出所对应的面积。

版图如下：

然后按照电路图连接到版图中相应位置

画压焊点

焊盘的具体图层尺寸：

Metal1：

100×

100；

Metal2；

Overglass：

90×

90；

Via：

94×

94；

PadComment：

100。

其中，Metal1、Metal2、PadComment三者重合。

注意，焊盘与焊盘之间的间距最少为75um。

应尽量大一些。

六个压焊点的摆放，考虑到减小VDD和GND的相互影响，分别放在两个角上，所以上面三个依次为OUTP,OUTN,VDD,下面三个依次为GND，INN，INP。

整个版图

整个版图如下

版图说明：

（1）版图面积：

550um×

540um

（2）MOS器件布局：

第一排PMOS：

M35,M31,M32,M2,M27,M271,M107,M108

第二排NMOS：

M33,M34,M6,M3,M78,M61,M212,M71,M73，M58,M56,M57,M53

第三排PMOS：

M205,M203,M204,M206,M51,M52,M54,M56,M72,M105,M10,M101,M102,M11

第四排NMOS：

M14,M201,M202,M15,M207,M208,M211,M209,M210,M109,M110,M103,M104

（3）压焊点：

上面三个依次接：

OUTP,OUTN,VDD

下面三个依次接：

GND，INN，INP

第五章T-Spice仿真

提取T-Spice文件

*CircuitExtractedbyTannerResearch'

sL-EditVersion/ExtractVersion;

*TDBFile:

D:

\tu\

*Cell:

Cell0Version

*ExtractDefinitionFile:

C:

\Tanner\LEdit100\Samples\SPR\example1\

*ExtractDateandTime:

10/09/2010-16:

30

.includec:

\tanner\tspice81\models\

*Warning:

LayerswithUnassignedAREACapacitance.

*<

PolyResistorID>

Poly2ResistorID>

NDiffResistorID>

PDiffResistorID>

PBaseResistorID>

NWellResistorID>

LayerswithUnassignedFRINGECapacitance.

PadComment>

Poly1-Poly2CapacitorID>

LayerswithZeroResistance.

NMOSCapacitorID>

PMOSCapacitorID>

*NODENAMEALIASES

*1=VDD,

*4=OUTN（117,178）

*21=INP（269,

*22=INN,-254）

*31=OUTP,

*32=GND（-81,-245）

C1VDDGNDC=250f$139239）

C2OUTNGNDC=250f$139239）

C3OUTPGNDC=250f$

M108VDD1028VDDPMOSL=30uW=3u$92105）

M107VDD106VDDPMOSL=30uW=3u$92105）

M271111110VDDPMOSL=90uW=3u$82105）

M27161612VDDPMOSL=30uW=3u$92105）

M32-4218OUTPVDDPMOSL=2uW=20u$84104）

M32-3OUTP182VDDPMOSL=2uW=20u$84104）

MM2OUTNOUTNOUTNVDDPMOSL=2uW=20u$84104）

M2VDD33VDDPMOSL=58uW=8u$84105）

M31-4OUTN52VDDPMOSL=2uW=20u$84104）

M31-325OUTNVDDPMOSL=2uW=20u$84104）

M32-2218OUTPVDDPMOSL=2uW=20u$84104）

M32-1OUTP182VDDPMOSL=2uW=20u$84104）

M31-125OUTNVDDPMOSL=2uW=20u$84104）

M35-2VDD32VDDPMOSL=8uW=$（67714

M35-123VDDVDDPMOSL=8uW=$（-1077-2

MM1OUTNOUTNOUTNVDDPMOSL=2uW=20u$84104）

M31-2OUTN52VDDPMOSL=2uW=20u$84104）

C_U0/C1OUTN5C=$（-6544-3970）

M57GND823GNDNMOSL=20uW=3u$-16-8）

M53GND2626GNDNMOSL=11uW=3u$-17-14）

M1017INP20VDDPMOSL=2uW=5u$（235237

M10219INN7VDDPMOSL=2uW=5u$（243245

M10202020VDDPMOSL=2uW=5u$（227229

M10573VDDVDDPMOSL=6uW=12u$（197-80203-65）

M11191919VDDPMOSL=2uW=5u$（251253

M56178GNDGNDNMOSL=30uW=3u$-16-3）

M58GND88GNDNMOSL=30uW=3u$-16-3）

M7381313GNDNMOSL=30uW=3u$-16-3）

M719VDDVDDGNDNMOSL=30uW=3u$（204-16214-3）

M54152317VDDPMOSL=2uW=5u$（112-72114-67）

M55VDD2323VDDPMOSL=30uW=3u$-78-65）

M7291313VDDPMOSL=30uW=3u$

M31233GNDNMOSL=30uW=3u$（87-1697-3）

M7810VDDVDDGNDNMOSL=15uW=3u$（119-17134-14）

M61141111GNDNMOSL=2uW=3u$-17-14）

M2121414GNDGNDNMOSL=30uW=3u$（181-16191-3）

M20652330VDDPMOSL=2uW=6u$（2224

M205272318VDDPMOSL=2uW=6u$（-5-3

M52VDD1726VDDPMOSL=20uW=3u$

M51VDD1715VDDPMOSL=50uW=3u$

M2043017VDDVDDPMOSL=2uW=6u$（1315

M203VDD1727VDDPMOSL=2uW=6u$（46

M61616GNDGNDNMOSL=75uW=3u$-167）

M34OUTP16GNDGNDNMOSL=10uW=10u$-18-8）

M33GND16OUTNGNDNMOSL=10uW=10u$-18-8）

C_U3/C118OUTPC=$（-64-38

C_U2/C1OUTN28C=$（322-105

M1041919GNDGNDNMOSL=2uW=10u$-157-147）

M110-2GND1928GNDNMOSL=5uW=$（231-159236

M110-12819GNDGNDNMOSL=5uW=$（220-159225

M103GND2020GNDNMOSL=2uW=10u$-157-147）

M109-2GND206GNDNMOSL=5uW=$（209-159214

M109-1620GNDGNDNMOSL=5uW=$（198-159203

M211GND1429GNDNMOSL=5uW=7u$（135140

M2102416GNDGNDNMOSL=2uW=5u$（172-160174-155）

M209GND1625GNDNMOSL=2uW=5u$（164-160166-155）

M20824265GNDNMOSL=2uW=4u$（111-158113-154）

M207252618GNDNMOSL=2uW=4u$（86-15888-154）

M201292827GNDNMOSL=8uW=8u$（3-16023-152）

M20230629GNDNMOSL=8uW=8u$（31-16051-152）

M14272727GNDNMOSL=2uW=8u$-160-152）

M15303030GNDNMOSL=2uW=8u$-160-152）

C_U1/C16OUTPC=$-117-47

C4INPGNDC=250f$（261361

C5INNGNDC=250f$（87-293187-193）

C6GNDGNDC=250f$-284-184）

*TotalNodes:

32

*TotalElements:

69

*TotalNumberofShortedElementsnotwrittentotheSPICEfile:

0

*OutputGenerationElapsedTime:

sec

*TotalExtractElapsedTime: